JP2006041060A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 高誘電率膜を使用したキャパシタにおいて、リーク電流を低減するとともに、容量特性の劣化や初期耐圧の悪化を防ぐ。
【解決手段】 半導体装置１００は、シリンダ形状に形成されたキャパシタ１２４を含む。キャパシタ１２４は、半導体基板（不図示）上に形成された第二の絶縁膜１０８と、第二の絶縁膜１０８に設けられた凹部内に、シリンダ形状に形成された下部電極１１２と、下部電極１１２上に形成された容量膜１１４と、容量膜１１４上に形成された上部電極１２０と、を含む。上部電極１２０は、ＰＶＤ法により形成された第一金属膜１１６と、ＣＶＤ法により形成された第二金属膜１１８とがこの順で積層された構造を有し、第一金属膜１１６のシリンダ側壁の膜厚が２ｎｍ以下である。
【選択図】 図１

Description

本発明は、シリンダ形状を有するＭＩＭ（Metal-Insulator-Metal）キャパシタを有する半導体装置およびその製造方法に関する。

近年、ＤＲＡＭの微細化・高集積化に伴って、セル容量の容量値の確保が重要な課題の一つとなっている。セル容量を確保する方法として、容量部の表面積を増加させたり、容量絶縁膜の比誘電率を増加させたりする等の方法がある。

容量部の表面積を増加させるために、シリンダ型のキャパシタ構造が採用されている。また、容量絶縁膜の比誘電率を増加させるために、たとえばＴａ_２Ｏ_５膜等の高誘電率膜が使用されている。

特許文献１には、このような構成を用いたＤＲＡＭセルが記載されている。しかし、容量膜としてＴａ₂Ｏ₅等の高誘電率膜を使用した場合、Ｔａ₂Ｏ₅膜が多元素系酸化膜であるため、構造的に不安定であり、下部電極や上部電極と反応し、リーク電流が増加する等の特性劣化が起こりやすいという課題があった。また、高誘電率膜と上下電極とが反応すると、高誘電率膜の実質的な膜厚が減少し、容量値が低減するという課題もあった。

特許文献２には、キャパシタの上部電極の形成において、ＰＶＤ法を利用した第１上部電極を形成した後に、ＣＶＤ法を利用した第２上部電極を形成する方法が開示されている。これにより、速い速度で上部電極を厚く形成することができるとともに、電気的な特性も劣化しない上部電極を形成することができる。
特開平１１−３５４７３８号公報 特開２００４−６４０９１号公報

本発明者らの検討の結果、容量膜としてＴａ₂Ｏ₅等の高誘電率膜を使用した場合、容量膜上に結晶性の良好なＰＶＤ膜を形成し、その上にさらにカバレッジ性の良好なＣＶＤ膜を形成することにより、上述したようなリーク電流を低減することができるとともに、容量特性の劣化を抑えることができることが判明した。

一方、ＰＶＤ膜の膜厚が厚すぎると、キャパシタの初期耐圧が悪化してしまうことも明らかとなった。

本発明は、こうした事情に鑑みてなされたものであり、ＭＩＭキャパシタを有する半導体装置において、リーク電流を低減するとともに、容量特性の劣化や初期耐圧の悪化を防ぐ技術を提供することを目的とする。

本発明によれば、シリンダ形状に形成されたキャパシタを含む半導体装置であって、半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜に設けられた凹部内に、金属材料により構成されるとともにシリンダ形状に形成された下部電極と、下部電極上に形成された容量膜と、容量膜上に形成された上部電極と、を含み、上部電極は、ＰＶＤ法により形成された第一金属膜と、ＣＶＤ法により形成された第二金属膜とがこの順で積層された構造を有し、第一金属膜のシリンダ側壁の膜厚が２ｎｍ以下であることを特徴とする半導体装置が提供される。

このように、容量膜上にＰＶＤ法により形成された第一金属膜を設けることにより、リーク電流の増加や容量特性の劣化を抑えることができる。さらに、第一金属膜のシリンダ側壁の膜厚が２ｎｍ（２０Å）以下となるように制御することにより、キャパシタの初期耐圧を良好に保つことができるとともに、キャパシタの容量特性を良好に保つことができる。第一金属膜のシリンダ側壁の膜厚の下限はとくに制限されないが、たとえば０．１ｎｍ以上とすることができる。これにより、リーク電流の増加や容量特性の劣化を抑える効果を維持することができる。

上記特許文献２には、基板にバイアス電荷を印加しない条件で、コンケーブホールの側壁に約７０Å（７ｎｍ）のＰＶＤ−ＴｉＮが形成された構成が記載されている。ＰＶＤ−ＴｉＮがコンケーブホール内に全体的に蒸着されることにより、漏洩電流特性が改善されるとの記載がある。

しかし、本発明者らの検討により、ＰＶＤ法により形成された第一金属膜の膜厚をある程度薄く制御しないと、キャパシタの初期耐圧が悪化することが明らかになった。その結果は、実施例において詳述する。本発明者らは、第一金属膜のシリンダ側壁の膜厚を２ｎｍ以下とすることにより、キャパシタの初期耐圧の悪化を防ぐことができることを見いだした。第一金属膜のシリンダ側壁の膜厚が２ｎｍ以下となるようにするためには、第一金属膜の成膜条件を最適にする必要がある。本発明者らは、（ｉ）Ｔ／Ｓ距離（ターゲットと基板との間の距離）、（ｉｉ）パワー、（ｉｉｉ）基板温度、および（ｉｖ）スパッタリング室の圧力等を制御して、第一金属膜のシリンダ側壁の膜厚が２ｎｍ以下となるような成膜条件を見いだした。このような条件で第一金属膜を成膜することにより、キャパシタの初期耐圧を良好に保つことができるとともに、キャパシタの容量特性を良好に保つことができる。

本発明の半導体装置において、容量膜は、高誘電率膜により構成することができる。

高誘電率膜としては、たとえばＴａ₂Ｏ₅膜を用いることができる。このような膜を用いた場合、高誘電率膜の直上にＣＶＤ法により形成されたアモルファスの第二金属膜を形成すると、第二金属膜と高誘電率膜との界面における第二金属膜の膜質が改質されていないため、界面付近に低誘電率層が形成され、容量特性が劣化するおそれがある。本発明によれば、高誘電率膜と第二金属膜との間に、結晶性の良好な第一金属膜が設けられるので、このような容量特性の劣化を抑えることができる。

本発明の半導体装置において、上部電極の第一金属膜および第二金属膜は、窒化チタンにより構成することができる。

本発明の半導体装置において、下部電極は、窒化チタンにより構成することができる。

本発明の半導体装置において、第二金属膜のシリンダ側壁の膜厚が２０ｎｍ以上とすることができる。

第一金属膜および第二金属膜の合計膜厚をある程度厚くしないと、第二金属膜形成後のプロセスにおいて、容量膜がダメージを受けやすくなってしまう。しかし、上述したように、第一金属膜の膜厚を厚くすると、第一金属膜の形成時に容量膜にダメージを与えてしまい、キャパシタの初期耐圧が悪化するという課題がある。そこで、本発明において、第二金属膜の膜厚を所定膜厚以上とする。これにより、後のプロセスにおいて、容量膜がダメージを受けることなく、リーク電流の増加を防ぐことができる。

本発明の半導体装置において、上部電極の第二金属膜は、４４０℃以下の温度条件下で形成することができる。

第二金属膜をこのような温度条件下で成膜することにより、第二金属膜のカバレッジ性を良好にすることができる。また、第二金属膜成膜時の水素等の成膜ガスによる容量膜へのダメージを低減することができる。

本発明の半導体装置において、上部電極は、第二金属膜上に形成されるとともに、凹部を埋め込む埋込金属膜をさらに含むことができる。

埋込金属膜は、たとえばＣＶＤ法により形成されたＷにより構成することができる。本発明によれば、容量膜の直上に結晶性が良好な第一金属膜が形成されているため、埋込金属膜形成時の容量膜へのダメージを低減することができる。また、第二金属膜の膜厚を厚くすることにより、埋込金属膜形成時の容量膜へのダメージをさらに低減することができる。このような埋込金属膜を設けることにより、上部電極の抵抗値を低くすることができる。

本発明によれば、半導体基板上に絶縁膜を形成する工程と、絶縁膜に凹部を形成する工程と、凹部内に、金属材料により構成された下部電極と、下部電極上に形成された容量膜と、容量膜上に形成された上部電極と、を含むシリンダ形状に形成されたキャパシタを形成する工程と、を含み、キャパシタを形成する工程において、上部電極は、容量膜上にＰＶＤ法により、シリンダ側壁の膜厚が２ｎｍ以下の第一金属膜を形成する工程と、第一金属膜上にＣＶＤ法により第二金属膜を形成する工程と、により形成されることを特徴とする半導体装置の製造方法が提供される。

本発明の半導体装置の製造方法において、第一金属膜を形成する工程において、第一金属膜は、ターゲットと基板との間の距離が１５０ｍｍ以上のロングスロースパッタ法により形成することができる。

これにより、第一金属膜の膜厚を薄く形成することができ、シリンダ側壁の膜厚が２ｎｍ以下となるように制御することができる。

本発明の半導体装置の製造方法において、第二金属膜を形成する工程において、第二金属膜を、４４０℃以下の温度条件下で形成することができる。

本発明によれば、ＭＩＭキャパシタを有する半導体装置において、リーク電流を低減するとともに、容量特性の劣化や初期耐圧の悪化を防ぐことができる。

以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、本実施の形態における半導体装置１００の構成を示す断面図である。半導体装置１００は、シリンダ形状に形成されたＭＩＭキャパシタ１２４を含む。

図１（ａ）に示すように、キャパシタ１２４は、下部電極１１２と、容量膜１１４と、上部電極１２０と、を含む。本実施の形態において、下部電極１１２は、金属材料により構成され、たとえば、ＣＶＤ法により形成されたＴｉＮにより構成することができる。容量膜１１４は、たとえばＴａ_２Ｏ_５等の高誘電率膜により構成することができる。

上部電極１２０は、ＰＶＤ膜１１６、ＣＶＤ膜１１８、および埋込金属膜１２２を含む。ＰＶＤ膜１１６は、ＰＶＤ法により形成されたＴｉＮにより構成することができる。ＣＶＤ膜１１８は、ＣＶＤ法により構成されたＴｉＮにより構成することができる。埋込金属膜１２２は、たとえばＣＶＤ法により形成されたＷにより構成することができる。

下部電極１１２やＣＶＤ膜１１８をＣＶＤ法により形成することにより、カバレッジ性が良好なアモルファスのＴｉＮを形成することができる。しかし、ＣＶＤ膜１１８を容量膜１１４の上に直接形成すると、ＣＶＤ膜１１８と容量膜１１４との界面におけるＣＶＤ膜１１８の膜質が改質されていないため、界面付近に低誘電率層が形成され、容量特性が劣化するおそれがある。

そこで、本実施の形態においては、容量膜１１４とＣＶＤ膜１１８との間に、結晶性の良好なＰＶＤ膜１１６を設ける。これにより、上部電極１２０と容量膜１１４との間に低誘電率層が形成されるのを防ぐことができ、キャパシタ１２４の容量特性を良好に保つことができる。

図１（ｂ）は、図１（ａ）に示したキャパシタ１２４の破線で囲った側壁部分を拡大して示す断面図である。
上述したように、上部電極１２０のＣＶＤ膜１１８と容量膜１１４との間にＰＶＤ膜１１６を設けることにより、キャパシタ１２４の容量特性を良好に保つことができる。しかし、ＰＶＤ膜１１６の膜厚ｄが厚くなると、ＰＶＤ膜１１６形成時に下層の容量膜１１４にダメージを与え、キャパシタ１２４の初期耐圧が悪化してしまう。また、キャパシタ１２４の面内の特性ばらつきが大きくなる。

本実施の形態において、ＰＶＤ膜１１６は、シリンダ側壁の膜厚ｄが２ｎｍ以下となるように形成される。ＰＶＤ膜１１６の膜厚ｄの上限をこの範囲とすることにより、ＰＶＤ膜１１６形成時の下層の容量膜１１４へのダメージを防ぐことができ、キャパシタ１２４の初期耐圧の悪化を防ぐことができる。ＰＶＤ膜１１６のシリンダ側壁の膜厚ｄの下限はとくに制限はないが、たとえば０．１ｎｍ以上とすることができる。これにより、キャパシタ１２４の容量特性を良好に保つ効果を維持することができる。

一方、上部電極１２０のＣＶＤ膜１１８の膜厚をある程度厚くしないと、埋込金属膜１２２を形成するプロセスやそれ以降のプロセスにおいて、容量膜１１４が水素やプラズマのダメージを受けやすくなってしまう。そのため、ＣＶＤ膜１１８のシリンダ側壁の膜厚は２０ｎｍ以上とすることが好ましい。

図２および図３は、図１に示した構成の半導体装置１００の製造手順の一例を示す工程断面図である。

半導体基板（不図示）上に形成された第一の絶縁膜１０２には、金属膜１０４およびバリアメタル膜１０５により構成されたプラグ１０６が形成されている。ここで、第一の絶縁膜１０２は、たとえばＳｉＯ_２やＳｉＯＣにより構成される。金属膜１０４は、たとえばＷにより構成される。バリアメタル膜１０５は、たとえばＴｉ、ＴｉＮ、Ｔａ、またはＴａＮにより構成される。このように構成された第一の絶縁膜１０２上にエッチング時のストッパー膜としてＳｉＯＮ膜（不図示）を形成し、その上に第二の絶縁膜１０８を形成する（図２（ａ））。第二の絶縁膜１０８は、たとえばＳｉＯ_２により構成される。

つづいて、既知のリソグラフィ技術により、第二の絶縁膜１０８に凹部１１０を形成し、プラグ１０６の上面を露出させる（図２（ｂ））。その後、第二の絶縁膜１０８の全面に下部電極１１２を形成する（図２（ｃ））。下部電極１１２は、たとえばＴｉＮ、ＴａＮ、またはＷＮにより構成される。これらの中でも、ＴｉＮが好ましく用いられる。これにより、他の層との密着性が良好となる。下部電極１１２の積層方向の膜厚は、たとえば１ｎｍ〜４０ｎｍとすることができる。また、下部電極１１２のシリンダ側壁の膜厚はたとえば２ｎｍ〜８０ｎｍとすることができる。

つづいて、下部電極１１２上に、凹部１１０を埋め込むように犠牲膜（不図示）を形成する。次いで、犠牲膜および下部電極１１２をエッチングして、凹部１１０の外部に露出した下部電極１１２を除去する。その後、凹部１１０内に残存する犠牲膜をエッチングにより除去する（図２（ｄ））。

つづいて、第二の絶縁膜１０８および下部電極１１２上に、容量膜１１４を形成する（図２（ｅ））。容量膜１１４は、たとえばＴａ_２Ｏ_５膜等の高誘電率膜により構成される。容量膜１１４の積層方向の膜厚は、たとえば１ｎｍ〜５０ｎｍとすることができる。また、容量膜１１４のシリンダ側壁の膜厚はたとえば１ｎｍ〜５０ｎｍとすることができる。

つづいて、容量膜１１４上に、上部電極１２０を形成する。ここで、上部電極１２０は、たとえばＴｉＮにより構成される。まず、容量膜１１４上に、ＰＶＤ膜１１６を形成する（図３（ｆ））。ＰＶＤ膜１１６の積層方向の膜厚は、たとえば５ｎｍ〜５０ｎｍとすることができる。また、ＰＶＤ膜１１６のシリンダ側壁の膜厚は、２ｎｍ以下となるようにすることができる。

本実施の形態において、ＰＶＤ膜１１６のシリンダ側壁の膜厚は、ＰＶＤ膜１１６形成時に、以下の条件を適宜制御することにより実現することができる。
（ｉ）Ｔ／Ｓ距離（ターゲットと基板との間の距離）；
（ｉｉ）パワー；
（ｉｉｉ）基板温度；
（ｉｖ）スパッタリング室の圧力。

具体的には、たとえば、
Ｔ／Ｓ距離１５０ｍｍ〜３５０ｍｍ、パワー５ｋｗ〜２０ｋｗ、ウェハ温度２８０℃〜３８０℃、圧力０．５ｍＴｏｒｒ〜２．５ｍＴｏｒｒ、ＬＴＳ−ＴｉＮ条件（ロングスロースパッタ法）；
の条件でスパッタリングを行うことにより、シリンダ側壁の膜厚が２ｎｍ以下のＰＶＤ膜１１６が得られる。さらに、上記条件（ｉ）〜（ｉｖ）において、Ｔ／Ｓ距離を長くする方向、パワーを高くする方向、圧力を高くする方向に適宜制御することにより、シリンダ側壁の膜厚がより薄いＰＶＤ膜１１６を形成することができる。ここで、いずれの場合も、基板にはバイアス電圧を印加しない。

つづいて、ＰＶＤ膜１１６上にＣＶＤ膜１１８を形成する（図３（ｇ））。ＣＶＤ膜１１８は、ＭＯ−ＣＶＤ（有機金属気相成長法）法により形成してもよく、ＡＬＤ（Atomic Layer Deposition）法により形成してもよい。ＣＶＤ膜１１８の積層方向の膜厚は、たとえば１０ｎｍ〜８０ｎｍとすることができる。また、ＣＶＤ膜１１８のシリンダ側壁の膜厚は、２０ｎｍ以上となるようにすることができる。

ＣＶＤ膜１１８は、４４０℃以下の温度条件下で形成することが好ましい。ＣＶＤ膜１１８をこのような温度条件下で形成することにより、ＣＶＤ膜１１８のカバレッジ性を良好にすることができる。また、ＣＶＤ膜１１８成膜時の水素等の成膜ガスによる容量膜１１４へのダメージを低減することができる。ＣＶＤ膜１１８形成時の温度条件の下限は、とくに制限がないが、たとえば３５０℃以上とすることができる。これにより、スループットを良好にすることができるとともに、面内均一性を良好に保つことができる。

つづいて、ＣＶＤ膜１１８上に埋込金属膜１２２を形成する（図３（ｈ））。埋込金属膜１２２は、たとえばＷにより構成される。このような埋込金属膜１２２を設けることにより、上部電極１２０の抵抗を低く保つことができる。

以下に実施例を説明する。
（例１）
図２および図３を参照して説明したのと同様の方法で、キャパシタ１２４を形成した。本実施例では、ＰＶＤ膜１１６（ＴｉＮ）の成膜条件を異ならせ、ＰＶＤ膜１１６のシリンダ側壁の膜厚が１．０〜３．０ｎｍとなるようにした。ここで、容量膜１１４はＴａ_２Ｏ_５膜により構成し、ＣＶＤ膜１１８はＴｉＮにより構成し、埋込金属膜１２２は、Ｗにより構成した。ＣＶＤ膜１１８のシリンダ側壁の膜厚が３０ｎｍとなるようにし、ＣＶＤ膜１１８は４３５℃の温度条件下で形成した。

ＰＶＤ膜１１６は、
（ａ）Ｔ／Ｓ距離３００ｍｍ、パワー１５ｋｗ、ウェハ温度３５０℃、圧力２ｍＴｏｒｒ、ＬＴＳ−ＴｉＮ条件（ロングスロースパッタ法）；
（ｂ）Ｔ／Ｓ距離５０ｍｍ、パワー３ｋｗ、ウェハ温度３００℃、圧力０．３ｍＴｏｒｒ、ＬＴＳ−ＴｉＮ条件（ロングスロースパッタ法）；
の条件で作製した。（ａ）の条件により、シリンダ側壁の膜厚が２ｎｍ以下のＰＶＤ膜１１６を形成した。また、（ｂ）の条件により、シリンダ側壁の膜厚が２ｎｍより厚いＰＶＤ膜１１６を形成した。

図４に、ＰＶＤ膜１１６のシリンダ側壁の膜厚とリーク値が良品であるチップ率との関係を示す。ここでは、１５９個のチップを対象として評価を行った。

図４に示すように、ＰＶＤ膜１１６のシリンダ側壁の膜厚を２ｎｍ以下とした場合、リーク値が良品であるチップ率がほぼ１００％となった。一方、ＰＶＤ膜１１６のシリンダ側壁の膜厚が厚くなるに従い、良品のチップ率が低下した。これは、ＰＶＤ膜１１６形成時にＴａ_２Ｏ_５膜がダメージを受け、初期耐圧が悪化したことが原因と考えられる。

（例２）
図２および図３を参照して説明したのと同様の方法で、キャパシタ１２４を形成した。本実施例では、ＣＶＤ膜１１８（ＴｉＮ）の成膜条件を異ならせ、ＣＶＤ膜１１８のシリンダ側壁の膜厚が１０〜３３ｎｍとなるようにした。ここで、容量膜１１４はＴａ_２Ｏ_５膜により構成し、ＰＶＤ膜１１６はＴｉＮにより構成し、埋込金属膜１２２は、Ｗにより構成した。ＰＶＤ膜１１６のシリンダ側壁の膜厚が２ｎｍ以下となるようにし、ＣＶＤ膜１１８は４３５℃の温度条件下で形成した。

図５に、ＣＶＤ膜１１８のシリンダ側壁の膜厚とリーク値が良品であるチップ率との関係を示す。ここでは、１５９個のチップを対象として評価を行った。

図５に示すように、ＣＶＤ膜１１８のシリンダ側壁の膜厚を２０ｎｍ以上とした場合、リーク値が良品であるチップ率がほぼ１００％となった。一方、ＣＶＤ膜１１８のシリンダ側壁の膜厚が薄くなるに従い、良品のチップ率が低下した。これは、ＣＶＤ膜１１８の膜厚が薄いために、上部電極１２０全体の膜厚が薄くなり、埋込金属膜１２２形成時やそれ以降のプロセスにおいて、容量膜１１４がダメージを受けたためと考えられる。

（例３）
図２および図３を参照して説明したのと同様の方法で、キャパシタ１２４を形成した。本実施例では、ＣＶＤ膜１１８（ＴｉＮ）の成膜時の温度条件を異ならせ、ＣＶＤ膜１１８を３５０℃〜４７０℃の温度条件下で成膜した。ここで、容量膜１１４はＴａ_２Ｏ_５膜により構成し、ＰＶＤ膜１１６はＴｉＮにより構成し、埋込金属膜１２２は、Ｗにより構成した。ＰＶＤ膜１１６のシリンダ側壁の膜厚が２ｎｍ以下となるようにし、ＣＶＤ膜１１８のシリンダ側壁の膜厚が３０ｎｍとなるようにした。

図６に、ＣＶＤ膜１１８の成膜時の温度条件とリーク値が良品であるチップ率との関係を示す。ここでは、１５９個のチップを対象として評価を行った。

図６に示すように、ＣＶＤ膜１１８を４４０℃以下の温度条件で成膜した場合、Ｓｉ基板の濃度に関係なく、リーク値が良品であるチップ率がほぼ１００％となった。一方、ＣＶＤ膜１１８の成膜温度を高くすると、良品のチップ率が低下した。これは、ＣＶＤ膜１１８成膜時における水素等の成膜ガスによる容量膜１１４へのダメージが低減されたため、およびカバレッジ性が向上したためと考えられる。

以上のように、ＰＶＤ膜１１６のシリンダ側壁の膜厚を２ｎｍ以下とすることにより、チップの良品率を高めることができた。また、ＣＶＤ膜１１８の側壁の膜厚を２０ｎｍ以上とすることによっても、チップの良品率を高めることができた。さらに、ＣＶＤ膜１１８の成膜を４４０℃以下の温度条件で行った場合もチップの良品率を高めることができた。これらをあわせて実行することにより、ＭＩＭキャパシタ１２４を有する半導体装置１００のリーク電流を低減するとともに、容量特性の劣化や初期耐圧の悪化を防ぐことができるという効果をさらに高めることができる。

以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

実施の形態における半導体装置の構成の一例を示す断面図である。 実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 実施の形態における半導体装置の製造手順の一例を示す工程断面図である。 ＰＶＤ膜のシリンダ側壁の膜厚とリーク値が良品であるチップ率との関係を示す図である。 ＣＶＤ膜のシリンダ側壁の膜厚とリーク値が良品であるチップ率との関係を示す図である。 ＣＶＤ膜の成膜時の温度条件とリーク値が良品であるチップ率との関係を示す図である。

符号の説明

１００ 半導体装置
１０２ 第一の絶縁膜
１０４ 金属膜
１０５ バリアメタル膜
１０６ プラグ
１０８ 第二の絶縁膜
１１０ 凹部
１１２ 下部電極
１１４ 容量膜
１１６ ＰＶＤ膜
１１８ ＣＶＤ膜
１２０ 上部電極
１２２ 埋込金属膜
１２４ キャパシタ

Claims (11)

1. シリンダ形状に形成されたキャパシタを含む半導体装置であって、
   半導体基板と、
   前記半導体基板上に形成された絶縁膜と、
   前記絶縁膜に設けられた凹部内に、金属材料により構成されるとともにシリンダ形状に形成された下部電極と、
   前記下部電極上に形成された容量膜と、
   前記容量膜上に形成された上部電極と、
   を含み、
   前記上部電極は、ＰＶＤ法により形成された第一金属膜と、ＣＶＤ法により形成された第二金属膜とがこの順で積層された構造を有し、前記第一金属膜のシリンダ側壁の膜厚が２ｎｍ以下であることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記容量膜は、高誘電率膜により構成されたことを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記容量膜は、Ｔａ₂Ｏ₅により構成されたことを特徴とする半導体装置。
4. 請求項１乃至３いずれかに記載の半導体装置において、
   前記上部電極において、前記第一金属膜および前記第二金属膜は、窒化チタンにより構成されたことを特徴とする半導体装置。
5. 請求項１乃至４いずれかに記載の半導体装置において、
   前記下部電極は、窒化チタンにより構成されたことを特徴とする半導体装置。
6. 請求項１乃至５いずれかに記載の半導体装置において、
   前記第二金属膜の側壁の膜厚が２０ｎｍ以上であることを特徴とする半導体装置。
7. 請求項１乃至６いずれかに記載の半導体装置において、
   前記上部電極において、前記第二金属膜は、４４０℃以下の温度条件下で形成されたことを特徴とする半導体装置。
8. 請求項１乃至７いずれかに記載の半導体装置において、
   前記上部電極は、前記第二金属膜上に形成されるとともに、前記凹部を埋め込む埋込金属膜をさらに含むことを特徴とする半導体装置。
9. 半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜に凹部を形成する工程と、
   前記凹部内に、金属材料により構成された下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極と、を含むシリンダ形状に形成されたキャパシタを形成する工程と、
   を含み、
   前記キャパシタを形成する工程において、前記上部電極は、前記容量膜上にＰＶＤ法により、シリンダ側壁の膜厚が２ｎｍ以下の第一金属膜を形成する工程と、前記第一金属膜上にＣＶＤ法により第二金属膜を形成する工程と、により形成されることを特徴とする半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法において、
    前記第一金属膜を形成する工程において、前記第一金属膜は、ターゲットと基板との間の距離が１５０ｍｍ以上のロングスロースパッタ法により形成されることを特徴とする半導体装置の製造方法。
11. 請求項９または１０に記載の半導体装置の製造方法において、
    前記第二金属膜を形成する工程において、前記第二金属膜を、４４０℃以下の温度条件下で形成することを特徴とする半導体装置の製造方法。
    

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