CN1725497A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1725497A
CN1725497A CN200510087443.XA CN200510087443A CN1725497A CN 1725497 A CN1725497 A CN 1725497A CN 200510087443 A CN200510087443 A CN 200510087443A CN 1725497 A CN1725497 A CN 1725497A
Authority
CN
China
Prior art keywords
semiconductor device
layer
metal level
capacitor
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510087443.XA
Other languages
English (en)
Other versions
CN100388498C (zh
Inventor
服卷直美
加藤芳健
井上显
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1725497A publication Critical patent/CN1725497A/zh
Application granted granted Critical
Publication of CN100388498C publication Critical patent/CN100388498C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件包括圆柱形电容器。该电容器包括形成为具有形成在半导体衬底上的凹槽部分的第二绝缘层，形成在该凹槽部分中的圆柱形下电极，形成在下电极上的电容层，以及形成在电容层上的上电极。上电极包括由PVD形成的第一金属层和此后由CVD形成的第二金属层，并且第一金属层的圆柱形的侧壁具有2nm或更小的厚度。

Description

半导体器件及其制造方法
本申请基于日本专利申请No.2004-216515，在此将其内容作为参考引进。
技术领域
本发明涉及一种包括圆柱形MIM(金属—绝缘体—金属)电容器的半导体器件，以及其制造方法。
背景技术
随着DRAM的正在进行的尺寸微型化和集成水平的进展，如何确保单元的足够电容值已经成为要致力的重要问题。确保足够单元电容的技术包括增加电容器的表面面积、以及增加电容器电介质的比介电常数。
为了增加电容器的表面面积，对于电容器采用了圆柱形。此外，为了增加电容器电介质的比介电常数，采用了诸如Ta2O5膜的高介电常数膜(在下文中，简称为“高k膜”)。
JP-A No.H11-354738提出了如上构成的DRAM单元。但是，采用诸如Ta2O5膜的高k膜作为电容层导致的缺点在于：由于Ta2O5膜是结构上不稳定的多元素氧化膜，所以Ta2O5膜易于和下电极或上电极反应，由此导致诸如漏电流增加的特性退化。此外，当高k膜与下电极或上电极反应时，高k膜失去一部分其物理厚度，因而导致电容值的降低。
JP-A No.2004-64091公开了一种技术，该技术当形成电容器的上电极时，通过PVD工艺形成第一上电极，然后通过CVD工艺形成第二上电极。该技术能够快速形成具有较大厚度的上电极，其不发生电气特性退化。
通过本发明人进行的研究，现在已经发现，当采用诸如Ta2O5膜的高k膜作为电容层时，首先在电容层上形成有效地晶体化的PVD层、以及然后在PVD层上提供广覆盖的CVD层，在降低漏电流和防止电容特性退化中是有效的。
还证实了形成极厚的PVD层减弱了电容器的初始漏电流。
发明内容
根据本发明，提供一种包括圆柱形电容器的半导体器件，包括：半导体衬底；绝缘层，其形成在半导体衬底上且具有凹槽部分；圆柱形下电极，其由形成在凹槽部分中的金属材料构成；电容层，其形成在下电极上；以及上电极，其形成在电容层上；其中上电极包括由PVD工艺形成的第一金属层和由CVD工艺形成的第二金属层并且第一金属层形成为在圆柱形的侧壁处具有2nm或更小的厚度。
如此构造的、包括由PVD工艺在电容层上形成的第一金属层的半导体器件能够抑制漏电流的增加和电容特性的退化。而且，形成第一金属层使得圆柱形的侧壁的厚度变为2nm(20埃)或更小能够保持所希望的初始漏电流，以及电容器的电容特性。没有具体确定第一金属层的圆柱形的侧壁的厚度的下限，但是其可以设置在例如0.1nm。该结构能够保持抑制漏电流的增加和电容特性的退化的所希望的效果。
JP-A No.2004-64091涉及在凹洞的侧壁上形成具有大约70埃(7nm)的厚度的PVD-TiN层，而不向衬底施加偏置电荷。这由在整个凹洞上气相淀积PVD-TiN层改善漏电流特性的描述所支持。
但是，通过本发明人进行的研究，已经发现了由PVD形成的第一金属层不应该厚于一定限度，否则电容器的初始漏电流会减弱。将就例子来详细描述该发现。本发明人已经发现了形成不超过2nm的厚度的第一金属层的圆柱形的侧壁在防止电容器的初始漏电流的退化方面是有效的。为了形成厚度不超过2nm的第一金属层的圆柱形的侧壁，应该建立第一金属层的优化淀积条件。本发明人实验了(i)T/S距离(靶和衬底之间的距离)、(ii)功率、(iii)衬底温度、以及(iv)在溅射室中的压力的各种组合，以由此建立使圆柱形的侧壁的厚度为2nm或更低的第一金属层的淀积条件。在该条件下形成的第一金属层确保了电容器的初始漏电流以及电容特性能够保持在希望的水平。
在根据本发明的半导体器件中，电容层可以由高k膜构成。
高k膜的典型例子是Ta2O5膜。当采用这种膜时，由于在与高k膜的界面处的第二金属层的性质没有被改变，所以直接在高k膜上由CVD形成无定形的第二金属层可以引起电容特性的退化，并因此易于在接近界面的区域中形成低介电常数层。但是，根据根发明，由于在高k膜和第二金属膜之间设置有效地晶体化的第一金属层，所以可以防止电容特性的这样的退化。
在根据本发明的半导体器件中，上电极的第一金属层和第二金属层可以由钛氮化物(TiN)构成。
在根据本发明的半导体器件中，下电极可以由TiN构成。
在根据本发明的半导体器件中，第二金属层的圆柱形的侧壁可以形成为20nm或更大的厚度。
第一金属层和第二金属层的总厚度必需达到一定水平，否则在第二金属层的淀积之后的工艺中，电容层易于被损坏。另一方面，如果第一金属层形成得过厚，那么在第一金属层的淀积期间电容层会被损坏，并由此降低了电容器的初始漏电流，如已经说明的。因此，本发明建立了上述厚度，以赋予第二金属层。该结构防止了电容层在后续工艺中被损坏，并抑制了漏电流的增加。
在根据本发明的半导体器件中，上电极的第二金属层可以在不超过440摄氏度的温度下形成。
在这样的温度条件下淀积第二金属层能够确保第二金属层的满意的覆盖特性。此外，可以防止电容层在第二金属层的淀积期间被诸如氢的化学气体损坏。
在根据本发明的半导体器件中，上电极可以形成在第二金属层上，并且可以进一步包括填充凹槽部分的掩埋金属层。
掩埋金属层可以由钨(W)构成，并且由CVD工艺形成。根据本发明，由于直接在电容层上设置有效地晶体化的第一金属层，所以可以防止电容层在掩埋金属层的淀积期间被损坏。此外，以较大的厚度形成第二金属层能够进一步减小在掩埋金属层淀积期间电容层的损坏。掩埋金属层还起到减小上电极的电阻的作用。
根据本发明，提供一种制造半导体器件的方法，包括：在半导体衬底上形成绝缘层；在绝缘层中形成凹槽部分；在凹槽部分中形成圆柱形电容器，其包括由金属材料构成的下电极、形成在下电极上的电容层以及形成在电容层上的上电极；其中形成电容器的步骤包括通过由PVD工艺形成第一金属层使得圆柱形的侧壁的厚度变为2nm或更小，以及由CVD工艺在第一金属层上形成第二金属层来形成上电极。
在如此设置的制造方法中，形成第一金属层的步骤包括以靶和衬底之间的150mm或更大的间距来执行长抛溅射工艺。
该方法能够以合适的厚度形成第一金属层，从而圆柱形的侧壁的厚度变为2nm或更小。
在如上设置的制造方法中，形成第二金属层的步骤可以在不超过440摄氏度的温度下进行。
因此，在包括MIM电容器的半导体器件中，本发明有效地减小了漏电流并且防止了电容特性和初始漏电流的退化。
附图说明
从结合附图的如下说明中，本发明的上述和其他目的、优点和特征将更为明显，其中：
图1A和1B是示意剖面图，示出了根据本发明实施例的半导体器件；
图2A到2E是示意剖面图，顺序地示出了根据该实施例的半导体器件的制造工艺；
图3F到3H是示意剖面图，顺序地示出了根据该实施例的半导体器件的制造工艺；
图4是示出了PVD层的圆柱形的侧壁的厚度和漏电流测试的合格芯片率之间的关系的图；
图5是示出了CVD层的圆柱形的侧壁的厚度和漏电流测试的合格芯片率之间的关系的图；以及
图6是示出了淀积CVD层的温度和漏电流测试的合格芯片率之间的关系的图。
具体实施方式
现在将参考说明性实施例在此描述本发明。本领域技术人员将认识到，使用本发明的讲述可以实现许多可选实施例，并且本发明并不限于用于解释性目的所说明的实施例。
参考附图，将在下面描述本发明的实施例。在所有附图中，赋予相似的组件相同的标号，并且适当省略其描述。
图1A和1B是示意剖面图，示出了根据实施例的半导体器件100。半导体器件100包括圆柱形MIM电容器124。
参考图1A，电容器124包括下电极112、电容层114以及上电极120。在本实施例中，下电极112由诸如TiN的金属材料构成，并且可以由CVD工艺来形成。电容层114可以由诸如Ta2O5膜的高k膜构成。
上电极120包括PVD层116、CVD层118和掩埋金属层122。PVD层116可以由PVD工艺淀积的TiN构成。CVD层118可以由CVD工艺淀积的TiN构成。掩埋金属层122可以由例如CVD工艺淀积的W构成。
进行CVD工艺来形成下电极112和CVD层118导致形成无定形TiN层，其提供出色的覆盖性。但是，如果CVD层118直接形成在电容层114上，那么由于在CVD层118和电容层114之间的界面处的CVD层118的膜性质没有被改变，则在接近该界面的区域中会形成低介电常数层，并且由此使电容特性退化。
因此，在该实施例中，在电容层114和CVD层118之间插入有效地晶体化的PVD层116。该结构阻止了上电极120和电容层114之间形成低介电常数层，这样保持了电容器124的满意的电容特性。
图1B示出了由图1A的虚线所包围的一部分电容器124的放大的剖面图。
如上所述，提供上电极120的CVD层118和电容层114之间的PVD层116可以保持电容器124的满意的电容特性。但是，当PVD层116的厚度“d”厚于一定值时，当淀积PVD层116时会损坏在PVD层116下形成的电容层114，这导致电容器124的初始漏电流退化。此外，电容器124的平面内特性的波动变大。
在该实施例中，形成PVD层116使得圆柱形的侧壁的厚度“d”成为2nm或更小。如此设置的PVD层116的厚度“d”的上限能够防止形成在其下的电容层114在PVD层116的淀积中受到损坏，并且因此降低了电容器124的初始漏电流。没有具体确定PVD层116的厚度d的下限，但可以设置在例如0.1nm。这样的厚度范围能够如所希望地保持电容器124的满意的电容特性。
另一方面，为了防止电容层114被掩埋金属层122的淀积工艺或之后的工艺中的氢或等离子体所损坏，希望上电极120的CVD层118形成为一定厚度水平。因此，优选地形成CVD层118，使得圆柱形的侧壁的厚度变为20nm或更多。
图2A到3H是剖面图，顺序地示出了图1所示的半导体器件100的制造工艺。
在形成在半导体衬底(未示出)上的第一绝缘层102上，设置包括金属层104和阻挡金属层105的栓106。第一绝缘层102由例如SiO2或SiOC构成。金属层104可以由例如W构成。阻挡金属层105可以由例如Ti、TiN、Ta或TaN构成。在如此构成的第一绝缘层102上，形成SiON层(未示出)使其作为蚀刻停止层，并在SiON层上形成第二绝缘层108(图2A)。第二绝缘层108由例如SiO2构成。
然后通过公知的光刻工艺在第二绝缘层108上形成凹槽部分110，这样暴露出栓106的上表面(图2B)。此后，在整个第二绝缘层108上形成下电极112(图2C)。下电极112可以由例如TiN、TaN或WN构成。在这些中，优选地使用TiN。该结构增强了与相邻层的粘附性。在层叠方向中的下电极112的厚度可以确定在例如1nm到40nm的范围内。此外，下电极112的圆柱形的侧壁可以形成为2nm到80nm的厚度。
在下电极112上，形成牺牲层(未示出)使其填充凹槽部分110。然后对牺牲层和下电极112进行蚀刻从而去除出现在凹槽部分110之外的一部分下电极112。然后通过蚀刻去除保留在凹槽部分110中的牺牲层(图2D)。
然后，在第二绝缘层108和下电极112上形成电容层114(图2E)。电容层114由诸如Ta2O5膜的高k膜构成。在层叠方向上的电容层114的厚度可以确定在例如1nm到50nm的范围内。此外，电容层114的圆柱形的侧壁可以形成为1nm到50nm的厚度。
现在，在电容层114上形成上电极120。上电极120由例如TiN构成。更为详细地，首先在电容层114上形成PVD层116(图3F)。在层叠方向上的PVD层116的厚度可以确定在例如5nm到50nm的范围内。此外，PVD层116的圆柱形的侧壁可以形成为2nm或更小的厚度。
在该实施例中，可以通过在淀积PVD层116时适当控制下面的条件来获得PVD层116的圆柱形的侧壁的希望的厚度。
(i)T/S距离(靶和衬底之间的距离)；
(ii)功率；
(iii)衬底温度；以及
(iv)在溅射室中的压力。
具体例子如下所示。
T/S距离：150到350mm，LTS-TiN(长抛溅射法)；
功率：5kw到20kw
衬底温度：280到380摄氏度
压力：0.5mTorr到2.5mTorr
在这样的条件下进行溅射工艺能够形成具有2nm或更小厚度的圆柱形的侧壁的PVD层116。此外，对于条件(i)到(iv)，适当地将T/S距离调整到较长侧，功率和压力调整到较高侧，能够形成具有更薄圆柱形的侧壁的PVD层116。这里，在任何一种情况中都不施加偏压。
然后，在PVD层116上形成CVD层118(图3G)。CVD层118可以通过MO-CVD(金属有机化学气相淀积)工艺或者ALD(原子层淀积)工艺来形成。在层叠方向上的CVD层118的厚度可以确定在例如10nm到80nm的范围内。此外，CVD层118的圆柱形的侧壁可以形成为20nm或更大的厚度。
CVD层118优选地在不超过440摄氏度的温度下形成。这样的温度条件确保了CVD层118的出色的覆盖性。这样的条件还起到防止电容层114在CVD层118的淀积期间被诸如氢的化学气体损坏的作用。没有具体确定用于淀积CVD层118的温度的下限，但是可以设置在例如350摄氏度。这样的温度范围能够实现高吞吐量(througput)，并且保持满意的平面内均匀性。
最后在CVD层118上形成掩埋金属层122(图3H)。掩埋金属层122由例如W构成。设置掩埋金属层122能够将上电极120的电阻保持在低水平。
这里将在下面说明例子。
(第一例子)
采用与参考图2A到3H所说明的步骤相似的步骤从而形成电容器124。在该例子中，对PVD层116(TiN)的淀积应用不同的条件，从而PVD层116的圆柱形的侧壁的厚度变为1.0到3.0nm。在该例子中，电容层114由例如Ta2O5膜构成；CVD层118由TiN构成；并且掩埋金属层122由W构成。CVD层118的圆柱形的侧壁形成为30nm的厚度，CVD层118在435摄氏度的温度下淀积。
在下述条件下淀积PVD层116：
(a)T/S距离为300mm，功率为15kw，晶片温度为350摄氏度，压力为2mTorr，LTS-TiN(长抛溅射)；
(b)T/S距离为50mm，功率为3kw，晶片温度为300摄氏度，压力为0.3mTorr，LTS-TiN(长抛溅射)；
在条件(a)下，形成的PVD层116具有2nm或更低厚度的圆柱形的侧壁。在条件(b)下，形成的PVD层116具有厚于2nm的圆柱形的侧壁。
图4示出了PVD层116的圆柱形的侧壁的厚度和漏电流测试的合格芯片率之间的关系。评估了159片芯片。
如图4所示，当PVD层116的圆柱形的侧壁具有2nm或更低的厚度时，漏电流测试的合格芯片率基本上为100％。相反，当PVD层116的圆柱形的侧壁变厚时，合格芯片率降低。假定这是由于当淀积PVD层116时，Ta2O5膜被损坏，并且由此初始漏电流被降低。
(第二例子)
采用与参考图2A到3H所说明的步骤相似的步骤从而形成电容器124。在该例子中，对CVD层118(TiN)的淀积应用不同的条件，从而CVD层118的圆柱形的侧壁的厚度变为10到33nm。在该例子中，电容层114由Ta2O5膜构成；PVD层116由TiN构成；并且掩埋金属层122由W构成。PVD层116的圆柱形的侧壁形成为2nm或更小的厚度，CVD层118在435摄氏度的温度下淀积。
图5示出了CVD层118的圆柱形的侧壁的厚度和漏电流测试的合格芯片率之间的关系。评估了159片芯片。
如图5所示，当CVD层118的圆柱形的侧壁具有20nm或更大的厚度时，漏电流测试的合格芯片率基本上为100％。相反，当CVD层118的圆柱形的侧壁变薄时，合格芯片率降低。假定，这是由于CVD层118的厚度不足导致上电极120的整个厚度不够，由此当淀积掩埋金属层122时和在后续工艺中，电容层114被损坏。
(第三例子)
采用与参考图2A到3H所说明的步骤相似的步骤从而形成电容器124。在该例子中，对CVD层118(TiN)的淀积应用不同的温度，具体地在350到470摄氏度的范围内。在该例子中，电容层114由Ta2O5膜构成；PVD层116由TiN构成；并且掩埋金属层122由W构成。PVD层116的圆柱形的侧壁形成为2nm或更小的厚度，CVD层118的圆柱形的侧壁形成为30nm的厚度。
图6示出了淀积CVD层118的温度和漏电流测试的合格芯片率之间的关系。评估了159片芯片。
如图6所示，当CVD层118在440摄氏度或更低的温度下淀积时，与硅衬底中的杂质浓度无关，漏电流测试的合格芯片率基本上为100％。相反，随着CVD层118的淀积温度增加，合格芯片率降低。假定，这是由于不超过440摄氏度的温度能够防止电容层114在CVD层118的淀积期间被诸如氢的化学气体损坏，并且改善了其覆盖性。
如前述例子明显看出的，形成PVD层116使圆柱形的侧壁具有2nm或更小厚度有助于有效地增加合格芯片率。此外，形成CVD层118使侧壁具有20nm或更大厚度有效地增加合格芯片率。此外，还证实了在不超过440摄氏度的温度下淀积CVD层118能有效地增加合格芯片率。组合应用这些条件来形成电容器能够减小包括MIM电容器的半导体器件中的漏电流，并且进一步确保抑制电容器的电容特性和初始漏电流的退化。
尽管基于实施例和例子详细描述了本发明，应该理解的是它们只是示例性的并且可以采用各种其他的结构和布置。
显然，本发明并不限于上述实施例，可以在不偏离本发明的范围和精神的条件下修改和变化。

Claims (16)

1.一种包括圆柱形电容器的半导体器件，包括：
半导体衬底；
绝缘层，其形成在所述半导体衬底上且具有凹槽部分；
圆柱形下电极，其由形成在所述绝缘层的所述凹槽部分中的金属材料构成；
电容层，其形成在所述下电极上；以及
上电极，其形成在所述电容层上；
其中所述上电极包括由PVD工艺形成的第一金属层和由CVD工艺形成在所述第一金属层上的第二金属层；并且其中所述第一金属层的圆柱形的侧壁具有2nm或更小的厚度。
2.根据权利要求1的半导体器件，其中所述电容层由高介电常数膜构成。
3.根据权利要求1的半导体器件，其中所述电容层由Ta2O5膜构成。
4.根据权利要求1的半导体器件，其中所述上电极的所述第一金属层和所述第二金属层由钛氮化物构成。
5.根据权利要求1的半导体器件，其中所述下电极由钛氮化物构成。
6.根据权利要求1的半导体器件，其中所述第二金属层的侧壁具有20nm或更大的厚度。
7.根据权利要求1的半导体器件，其中所述上电极包括掩埋金属层，其填充所述凹槽部分并且形成在所述第二金属层上。
8.根据权利要求3的半导体器件，其中所述上电极的所述第一金属层和所述第二金属层由钛氮化物构成。
9.根据权利要求8的半导体器件，其中所述下电极由钛氮化物构成。
10.根据权利要求4的半导体器件，其中所述下电极由钛氮化物构成。
11.根据权利要求3的半导体器件，其中所述第二金属层的侧壁具有20nm或更大的厚度。
12.根据权利要求4的半导体器件，其中所述第二金属层的侧壁具有20nm或更大的厚度。
13.一种制造半导体器件的方法，包括：
在半导体衬底上形成绝缘层；
在所述绝缘层中形成凹槽部分；以及
在所述凹槽部分中形成圆柱形电容器，其包括由金属材料构成的下电极、形成在所述下电极上的电容层以及形成在所述电容层上的上电极；
其中所述形成所述电容器包括通过由PVD工艺形成第一金属层使得其在所述圆柱形的侧壁处的厚度为2nm或更小，以及由CVD工艺在所述第一金属层上形成第二金属层来形成所述上电极。
14.根据权利要求13的方法，其中所述形成所述第一金属层包括以在靶和所述衬底之间的150mm或更大的间距来执行长抛溅射工艺。
15.根据权利要求13的方法，其中在不超过440摄氏度的温度下执行所述形成所述第二金属层。
16.根据权利要求14的方法，其中在不超过440摄氏度的温度下执行所述形成所述第二金属层。
CNB200510087443XA 2004-07-23 2005-07-22 半导体器件及其制造方法 Expired - Fee Related CN100388498C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004216515 2004-07-23
JP2004216515A JP4571836B2 (ja) 2004-07-23 2004-07-23 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1725497A true CN1725497A (zh) 2006-01-25
CN100388498C CN100388498C (zh) 2008-05-14

Family

ID=35656225

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510087443XA Expired - Fee Related CN100388498C (zh) 2004-07-23 2005-07-22 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US20060017090A1 (zh)
JP (1) JP4571836B2 (zh)
CN (1) CN100388498C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275282A (zh) * 2011-03-17 2017-10-20 美光科技公司 半导体结构及形成半导体结构的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2031640A4 (en) * 2006-06-16 2009-06-10 Nikon Corp DEVICE WITH A VARIABLE SLOT, LIGHTING DEVICE, EXPOSURE DEVICE, EXPOSURE METHOD AND METHOD FOR PRODUCING THE DEVICE
KR100990143B1 (ko) * 2008-07-03 2010-10-29 주식회사 하이닉스반도체 자기터널접합 장치, 이를 구비하는 메모리 셀 및 그제조방법
JP2012104551A (ja) 2010-11-08 2012-05-31 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP6583014B2 (ja) 2016-01-22 2019-10-02 株式会社デンソー 半導体装置の製造方法
US10265602B2 (en) 2016-03-03 2019-04-23 Blast Motion Inc. Aiming feedback system with inertial sensors
US10553673B2 (en) * 2017-12-27 2020-02-04 Micron Technology, Inc. Methods used in forming at least a portion of at least one conductive capacitor electrode of a capacitor that comprises a pair of conductive capacitor electrodes having a capacitor insulator there-between and methods of forming a capacitor
KR20230148398A (ko) * 2018-01-17 2023-10-24 베이징 나우라 마이크로일렉트로닉스 이큅먼트 씨오., 엘티디. 커패시터, 커패시터 제조 방법 및 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6054768A (en) * 1997-10-02 2000-04-25 Micron Technology, Inc. Metal fill by treatment of mobility layers
JPH11176767A (ja) * 1997-12-11 1999-07-02 Toshiba Corp 半導体装置の製造方法
JP3159170B2 (ja) * 1998-06-05 2001-04-23 日本電気株式会社 半導体記憶装置及びその製造方法
JP3337067B2 (ja) * 1999-05-07 2002-10-21 日本電気株式会社 円筒形キャパシタ下部電極の製造方法
US6750495B1 (en) * 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
JP5646798B2 (ja) * 1999-11-11 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体集積回路装置の製造方法
JP4041396B2 (ja) * 2000-08-11 2008-01-30 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2002285333A (ja) * 2001-03-26 2002-10-03 Hitachi Ltd 半導体装置の製造方法
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6960365B2 (en) * 2002-01-25 2005-11-01 Infineon Technologies Ag Vertical MIMCap manufacturing method
JP2003224206A (ja) * 2002-01-29 2003-08-08 Fujitsu Ltd 半導体装置及びその製造方法
KR100456697B1 (ko) * 2002-07-30 2004-11-10 삼성전자주식회사 반도체 장치의 캐패시터 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275282A (zh) * 2011-03-17 2017-10-20 美光科技公司 半导体结构及形成半导体结构的方法

Also Published As

Publication number Publication date
US20060017090A1 (en) 2006-01-26
JP4571836B2 (ja) 2010-10-27
CN100388498C (zh) 2008-05-14
JP2006041060A (ja) 2006-02-09

Similar Documents

Publication Publication Date Title
CN1725497A (zh) 半导体器件及其制造方法
CN107464807B (zh) 半导体器件
CN1641843A (zh) 半导体器件及其制造方法
CN100339991C (zh) 具有电容器的半导体器件及其制造方法
CN1705129A (zh) 具有形成在电容器上的可流动绝缘层的半导体装置及其制造方法
CN1705080A (zh) 半导体器件
CN1428840A (zh) 半导体器件及其制造方法
CN1231973C (zh) 薄膜电容器及其制造方法
CN1992163A (zh) 制造半导体器件中的电容器的方法
CN1921114A (zh) 半导体器件及其制造方法
CN1264220C (zh) 强电介质存储装置及其制造方法
CN1134835C (zh) 半导体器件及其制造方法
CN1484293A (zh) 电容器及其制造方法
CN1870231A (zh) 制造具有钨栅电极的半导体器件的方法
CN1492510A (zh) 半导体器件
CN100352036C (zh) 半导体器件及其制造方法
CN1157777C (zh) 形成电容器元件的方法
CN1945825A (zh) 半导体器件及其制作方法
CN1763911A (zh) 强电介质电容器及其制造方法和强电介质存储装置
CN1825567A (zh) 记忆晶胞电容与逻辑元件的整合制造方法及其结构
CN1161837C (zh) 半导体器件及其制造方法
CN1897280A (zh) 半导体结构及其形成方法
CN1266749C (zh) 半导体器件的制造方法
CN1298044C (zh) 半导体装置及其制造方法
CN1945824A (zh) 具有改良金属布线的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa, Japan

Patentee before: NEC ELECTRONICS Corp.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corp.

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080514

Termination date: 20210722