CN1492510A

CN1492510A - 半导体器件

Info

Publication number: CN1492510A
Application number: CNA031348491A
Authority: CN
Inventors: 清利正弘; 久美; 奥和田久美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-09-27
Filing date: 2003-09-25
Publication date: 2004-04-28
Also published as: TW200409178A; US20040061157A1; JP2004119832A

Abstract

本发明提供具备特性和可靠性优异的电容器的半导体器件。本发明的半导体器件是一种具备半导体基板、包括设置在半导体基板的上方的具有金属性的下部电极、具有金属性的上部电极、设置在下部电极与上部电极之间的电介质区域的电容器的半导体器件，电介质区域包括含有从硅、氧、铪和锆中选择的至少一种元素的第1电介质膜。

Description

半导体器件

技术领域

本发明涉及半导体器件，特别是涉及具有电容器的半导体器件。

背景技术

近些年来，人们一直在探讨使RF电路等的模拟电路和CMOS电路等的逻辑电路在同一芯片内集成化的LSI。在这样的模拟电路和逻辑电路中，除去晶体管之外都含有电容器。因此，为了在同一芯片内使模拟电路和逻辑电路集成化，就必须同时满足对每一个电路所要求的电容器特性。

对于这样的要求，人们提出了将电介质膜(绝缘膜)夹在金属电极间的MIM(金属-绝缘体-金属)电容器的方案，该MIM电容器，与电极材料使用多晶硅等的半导体的电容器相比，由于使用金属电极故具有可以得到高的Q值的优点。此外，通过在电介质膜中使用介电常数比SiO₂或SiN更高的材料，可以提高电容量。

作为现有技术，在专利文献1中公开了作为电容器的电介质区域设置多个电介质膜的结构。作为电介质膜，公开的是ZrO₂或Ta₂O₅膜等。

在专利文献2中，公开了在电极和电介质膜之间设置扩散势垒层的电容器。作为电极讲述的钛氮化物等，作为电介质膜讲述的是钽氧化物或锆氧化物等，作为扩散势垒层讲述的是锆氮化物或锆炭化物等。

在专利文献3中，公开了具有多个电介质膜的多层电介质叠层体。作为电介质膜，公开的是ZrO₂膜、HfO₂膜和Ta₂O₅膜等。

但是，在作为电介质膜使用ZrO₂膜、HfO₂膜和Ta₂O₅膜的情况下，就如以下要说明的那样，会产生泄漏电流大这样的问题或电容的变动大这样的问题。

例如，在MIM电容器的电极中，大多使用扩散势垒性或平滑性优异的TiN膜或WN膜等的金属氮化物膜。但是，在将这样的金属氮化物膜用做电极的情况下，在Ta₂O₅膜(电介质膜)与金属氮化物膜(电极)之间的界面上就易于产生金属氮化物膜的氧化反应。其结果是在电介质膜上产生氧缺损，成为泄漏电流增大的原因。该界面反应，虽然在成膜时是可以忽视的那种程度的大小，但是在之后的热工序中会被加速。因此，在保证元件的高温动作方面就会成为大问题。

此外，在作为电介质膜使用ZrO₂膜或HfO₂膜的情况下，虽然可以抑制泄漏电流，但是由于电容的电压依赖性或温度依赖性高，故会产生电容的变动大这样的问题。

[专利文献1]

特开2000-183289号公报

[专利文献2]

特开2000-208720号公报

[专利文献3]

特开2001-267566号公报

发明内容

如上所述，现有的电容器存在着泄漏电流大的问题或电容的变动大的问题。因此，现有技术要得到具备特性或可靠性优异的电容器的半导体器件是困难的。

本发明就是为解决上述现有的课题而发明的，目的在于提供具备特性或可靠性优异的电容器的半导体器件。

本发明的半导体器件，是具备半导体基板、包括设置在上述半导体基板的上方的具有金属性的下部电极、具有金属性的上部电极、设置在上述下部电极与上部电极之间的电介质区域的电容器的半导体器件，其特征在于：上述电介质区域包括含有从硅和氧和铪和锆中选择的至少一种元素的第1电介质膜。

倘采用本发明，则可以抑制泄漏电流或电容的变动，可以得到特性和可靠性优异的电容器。

附图说明

图1是模式性地示出本发明的实施形态的半导体器件的整体构成例的剖面图。

图2是模式性地示出图1所示的电容器的构成例的剖面图。

图3是模式性地示出本发明的实施形态1和2涉及的半导体器件的制造工序的剖面图。

图4是模式性地示出本发明的实施形态3的半导体器件的制造工序的剖面图。

符号说明

10 半导体基板

11 MIS晶体管

20 中间区域

21、41 层间绝缘膜

22、42、43 插头

23、44 SiN膜

30 电容器

31 下部电极

32 电介质区域

32a、32b、32c 电介质膜

33 上部电极

34、35 抗蚀剂膜

具体实施方式

下面参照附图说明本发明的实施形态。

(基本结构)

首先，参看图1和图2，对本发明的实施形态涉及的半导体器件的基本结构，进行说明。

图1是模式性地示出本发明的实施形态的半导体器件的整体的构成例的剖面图。

图1所示的半导体器件，具备半导体基板10、在半导体基板10上设置的中间区域20、在中间区域20上设置的电容器30。半导体基板10例如可以使用硅基板，在半导体基板10的表面上设置MIS晶体管11等的有源元件。在中间区域20内，除了层间绝缘膜之外，还含有布线和插头等。电容器30由下部电极31、设置在下部电极31上的电介质区域32和设置在电介质区域32上的上部电极33构成。

图2(a)到图2(d)是模式性地示出了图1所示的电容器30的构成例的剖面图。

图2(a)所示的例子，作为电介质区域32，是设置有含有从硅和氧和铪(Hf)和锆(Zr)中选择的至少一种元素的电介质膜(第1电介质膜)32a的区域，电介质膜32a的下表面和上表面分别与下部电极31和上部电极33接触。以下，将含有铪的膜表示为HfSiO₂膜(或HfSiO膜)，将含有锆的膜表示为ZrSiO₂膜(或ZrSiO膜)，将含有铪和锆的膜，表示为(Hf，Zr)SiO₂膜(或(Hf.Zr)SiO膜)。在电介质膜32a中，还可以含有氮，在该情况下，就表示为HfSiON膜、ZrSiON膜和(Hf.Zr)SiON膜。另外，若在电介质膜32a中含有的硅的原子数为N_Si，上述至少一方的元素的原子数为N_el，则优选N_Si＜N_el/2。通过像这样地设定硅的原子数的比率，可得到具有高的介电常数的电介质膜。

图2(b)所示的例子，作为电介质区域32，在电介质膜32a上设置了与电介质膜32a不同的电介质膜(第2电介质膜)32b，电介质膜32a的下表面与下部电极31接触。电介质膜32b优选使用相对介电常数比电介质膜32a更高的电介质材料，特别是相对介电系数在20或以上的电介质材料。例如作为电介质膜32b，可以使用Ta₂O₅膜或HfO₂膜等。

图2(c)所示的例子，作为电介质区域32，在电介质膜32a下设置电介质膜32b，电介质膜32a的上表面与上部电极33接触。

图2(d)所示的例子，作为电介质区域32，在电介质膜32a上设置电介质膜32b，在电介质膜32b上设置电介质膜32c(第3电介质膜)，电介质膜32a的下表面与下部电极31接触，电介质膜32c的上表面与上部电极33接触。电介质膜32c，可以使用与上述的电介质膜32a同样的电介质材料。

另外，在上述的各个例子中，下部电极31和上部电极33，作为具有金属性的导电膜(呈现金属传导的导电膜)，可以使用例如，金属氮化物膜(TiN膜、WN膜、TaN膜等)或金属氮化物膜与金属膜的叠层膜。

如上所述，倘采用本实施形态，则作为电容器的电介质膜，设置有含有从硅和氧和铪和锆中选择的至少一种元素的电介质膜。归因于这样的构成，就可以抑制电介质膜与电极之间的界面处的氧化还原反应，可以实现泄漏电流的减小，同时，还可以减少电容的电压依赖性或温度依赖性，可以抑制电容的变动。因此，可以得到特性和可靠性优异的电容器。此外，在上述电介质膜中还含有氮的情况下，在可以提高介电常数的同时，由于难于结晶化，故还可以进一步减小泄漏电流。此外，采用将Ta₂O₅膜或HfO₂膜等的电介质膜组合起来的办法，可以提高电介质区域全体的介电常数，并且可实现电介质区域全体的成膜速度的提高。

以下，作为本发明的具体的实施形态，对实施形态1～3进行说明。

(实施形态1)

图3(a)到(e)是模式性地示出实施形态1涉及的半导体器件的制造工序的剖面图。

首先，如图39(a)所示，在半导体基板(未画出来)上边的层间绝缘膜21内，形成贯通孔。在层间绝缘膜21内也可以预先形成布线层。接着，在整个面上淀积Cu膜，进一步通过CMP等进行平坦的处理。由此，形成向贯通孔内埋入Cu膜的插头22。接着，在整个面上作为绝缘膜形成SiN膜23。通过设置SiN膜23，在后边的热处理工序中可以防止Cu的扩散。

其次，如图3(b)所示，作为下部电极膜31用溅射法形成TiN膜。接着，在下部电极膜31上形成厚度50nm的电介质膜(电介质区域)32。在本例中，作为电介质膜32，制作了使用HfSiO₂膜的样品，和使用HfSiON膜的样品。使用HfSiO₂膜的样品通过在含氧的气氛中进行的溅射法形成，使用HfSiON膜的样品则通过在含氧和氮的气氛中进行的溅射法形成。不论哪一个样品都使用Hf∶Si＝8∶2(原子个数比)的靶。在该靶中含有500ppm的Zr，从所形成的膜中也可检测到对应比率的Zr。此外，对于HfSiON膜用俄歇电子分光法对氧和氮的比率进行评价的结果是O∶N＝8∶2(原子个数比)。接着，在电介质膜32上作为上部电极膜33用溅射法形成TiN膜。

其次，如图3(c)所示，形成抗蚀剂膜34。然后，以抗蚀剂膜34为掩模，刻蚀上部电极膜33。

其次，如图3(d)所示，形成抗蚀剂膜35。进一步以抗蚀剂膜35为掩膜，蚀刻电介质膜32和下部电极膜31。由此形成MIM电容器结构。其次如图3(e)所示，用层间绝缘膜41将MIM电容器结构被覆起来。接着，在层间绝缘膜41内形成贯通孔后，向整个面上淀积Cu膜。然后，采用借助于CMP等进行平坦化处理的办法，形成向贯通孔内埋入Cu膜的插头42和插头43。插头42用来连接到电容器的电极上，插头43则用来连接到插头42上。接着，在整个面上作为绝缘膜形成SiN膜44。通过设置该SiN膜44，可以防止Cu的扩散，同时，还可以防止来自外部的水分的侵入。

借助于以上的工序，就可以得到具有使下部电极31、电介质膜32和上部电极33叠层起来的电容器的半导体器件。

对如上所述那样地得到的电容器的特性进行测定。其结果是，在作为电介质膜32使用HfSiO₂膜的样品中，一直到±3V为止泄漏电流都在10^-10A/mm²或以下，电容为4.0fF/μm²，电容的电压变动为70ppm/V，在25到85℃中电容的温度变动为90ppm/℃.在作为电介质膜32使用HfSiON膜的样品中，一直到±3V为止泄漏电流都在10^-10A/mm²或以下，电容为4.2fF/μm²，电容的电压变动为60ppm/V，在25到85℃中电容的温度变动为80ppm/℃。在使用HfSiON膜的情况下，比使用HfSiO₂膜可以提高介电常数。此外，通过加入N，由于即便是施行退火也难于结晶化，故对于抑制泄漏电流是有效的。

(比较例)

作为比较例，制作了作为电介质膜32使用HfO₂膜的样品。HfO₂膜厚度为50nm，用使用Hf靶的溅射法形成。除了作为电介质膜32使用HfO₂膜之外，与实施形态1的电容器是同样的。

测定电容器的特性，泄漏电流一直到±3V为止泄漏电流都在10^-10A/mm²或以下，电容为4.5fF/μm²，但是，电容的电压变动为250ppm/V，在25到85℃中电容的温度变动为200ppm/℃，与本实施形态相比特性大为劣化。

(实施形态2)

本实施形态，将电容器的电介质区域32作成为叠层构造。对于电介质区域32以外的基本构成和制造工序，与实施形态1是同样的。电容器的基本构成，与在图2(d)中所示的基本构成相对应。就是说，与在上层电介质膜和下层电介质膜之间夹着中间电介质膜的结构相对应。

制作了电介质区域32的上层电介质膜和下层电介质膜，使用HfSiO₂膜的样品(样品A)，使用HfSiON膜的样品(样品B)，使用ZrSiO₂膜的样品(样品C)，和使用ZrSiON膜的样品(样品D)。不论哪一个样品都用溅射法形成，上层电介质膜和下层电介质膜的厚度作成为5nm。对于样品A和B来说，使用Hf∶Si＝8∶2的靶，对于样品C和D，使用Zr∶Si＝6∶4的靶。不论在哪一个样品中，中间电介质膜都使用Ta₂O₅膜。Ta₂O₅膜的厚度为40nm，用使用Ta靶的溅射法形成。此外，不论哪一个样品，都连续地形成上层电介质膜、中间电介质膜和下层电介质膜而不使样品暴露在大气中。另外，HfSiO₂膜、HfSiON膜、ZrSiO₂膜、ZrSiON膜和Ta₂O₅膜的相对介电常数分别是18、20、16、18和27。

对所制作的各个样品(样品A到D)测定电容器特性。其结果是：不论哪一个样品，一直到±3V为止泄漏电流都在10^-10A/mm²或以下，电容量，在样品A的情况下为4.0fF/μm²，在样品B的情况下为4.2fF/μm²，在样品C的情况下为3.7fF/μm²，在样品D的情况下为3.9fF/μm²。电容量的电压变动，在样品A的情况下为100ppm/V，在样品B的情况下为80ppm/V，在样品C的情况下为60ppm/V，在样品D的情况下为40ppm/V。在25到85℃的电容的温度变动，在样品A的情况下为80ppm/℃.在样品B的情况下为90ppm/℃.在样品C的情况下为45ppm/℃.在样品D的情况下为38ppm/℃。

(比较例2)

作为比较例，制作了作为电介质膜32仅仅使用Ta₂O₅膜的样品。Ta₂O₅膜厚度为40nm，用使用Ta靶的溅射法形成。除了作为电介质膜32使用Ta₂O₅膜之外，与实施形态1的电容器是同样的。

测定电容器的特性，泄漏电流在±3V中为10^-10A/mm²左右，电容的电压变动为480ppm/V，在25到85℃的电容的温度变动为200ppm/℃，与本实施形态相比特性大为劣化。

(实施形态3)

图4(a)到(e)是模式性地示出实施形态3涉及的半导体器件的制造工序的剖面图。

首先，如图4(a)所示，在半导体基板(未画出来)上的层间绝缘膜21内形成贯通孔。在层间绝缘膜21内也可以预先形成布线层。接着，向整个面上淀积W膜，然后用CMP等进行平坦化处理。借助于此，形成将W膜埋入到贯通孔内的插头22。

其次，如图4(b)所示，作为下部电极膜31，借助于溅射法连续地形成TiN膜/Ti膜/TiN膜的叠层膜。接着，如下那样地在下部电极膜31上形成电介质膜(电介质区域)32。首先，向下部电极膜31上，旋转涂敷使用Hf(OBu)₄和Si(OEt)₄的有机溶剂(Hf∶Si＝5∶1)。接着，通过在存在着O₂的条件下，使用激励波长172nm的光进行UV-O₃处理。然后，在氧气氛围中在400℃进行热处理，形成厚8nm的HfSiO₂膜，反复3次进行这些涂布工序、UV-O₃处理工序和热处理工序，形成总厚24nm的电介质膜(HfSiO₂膜)32。通过X射线衍射，确认结晶性时，得知HfSiO₂膜是无定形的。接着，作为上部电极膜33，通过溅射法连续地形成TiN膜/Ti膜/TiN膜的叠层膜。

其次，如4(c)所示，形成抗蚀剂膜34。然后，以抗蚀剂膜34为掩模，蚀刻上部电极膜33。

其次，如图4(d)所示，形成抗蚀剂膜35。然后，以抗蚀剂膜35为掩模，蚀刻电介质膜32和下部电极膜31。

其次，如图4(e)所示，通过除去抗蚀剂膜35，形成将下部电极31、电介质膜32和上部电极33叠层起来的MIM电容器结构。之后的工序虽然未画出来，但是要进行将MIM电容器结构被覆起来的层间绝缘膜的形成工序、贯通孔的形成工序和向贯通孔内形成Al插头的形成工序。

测定像以上那样地得到的电容器的特性时，泄漏电流一直到±3V为止都在10^-10A/mm²或以下，电容为7.0fF/μm²，电容的电压变动为80ppm/V，在25到85℃的电容的温度变动为100ppm/℃。如上所述，即便是在电容器的电介质膜使用涂敷膜的情况下，与实施形态1和2同样，也可以得到特性优异的电容器。

此外，还制作了改变涂敷膜的原料(在使用Hf(OBu)₄和Si(OEt)₄)的有机溶剂)中含有的Hf和Si的比率(Hf∶Si)的样品。在使Si的含量相对地增加的同时，电介质膜的介电常数降低，在Hf∶Si＝5∶5的样品中相对介电常数为10或以下。因此，为了得到具有某种程度或以上的介电常数的电介质膜，优选使在电介质膜中含有的Si原子数的比率某种程度地减小。

以上，虽然说明的是本发明的实施形态，但是本发明并不限于上述实施形态，在不脱离本发明宗旨的范围内，可以进行种种的变形后实施。此外，在上述实施形态中，包括种种阶段的发明，采用将所公开的构成要件组合起来的办法就可以抽出种种的发明。例如，即便是从所公开的构成要件中削除若干构成要件，只要是可以得到规定的效果的构成，就可以作为发明抽出来。

Claims

1.一种具备半导体基板、包括设置在上述半导体基板的上方的具有金属性的下部电极、具有金属性的上部电极、设置在上述下部电极与上部电极之间的电介质区域的电容器的半导体器件，其特征在于：

上述电介质区域包括含有从硅和氧和铪和锆中选择的至少一种元素的第1电介质膜。

2.根据权利要求1所述的半导体器件，其特征在于：上述第1电介质膜还含有氮。

3.根据权利要求1所述的半导体器件，其特征在于：上述电介质区域，还包括在上述上部电极和上述第1电介质膜之间，或在上述下部电极和上述第1电介质膜之间设置的，与上述第1电介质膜不同的第2电介质膜。

4.根据权利要求1所述的半导体器件，其特征在于：上述电介质区域，还包括：在上述上部电极和上述第1电介质膜之间设置的，与上述第1电介质膜不同的第2电介质膜；在上述上部电极和上述第2电介质膜之间设置的，含有从硅和氧和铪和锆中选择的至少一种元素的第3电介质膜。

5.根据权利要求3所述的半导体器件，其特征在于：上述第2电介质膜的介电常数，比上述第1电介质膜的介电常数高。

6.根据权利要求4所述的半导体器件，其特征在于：上述第2电介质膜的介电常数，比上述第1电介质膜和第3电介质膜的介电常数高。

7.根据权利要求3或4所述的半导体器件，其特征在于：上述第2电介质膜的相对介电常数在20或以上。

8.根据权利要求1或2所述的半导体器件，其特征在于：上述下部电极和上部电极中的至少一方，含有金属氮化物膜。

9.根据权利要求1或2所述的半导体器件，其特征在于：在上述第1电介质膜中含有的硅的原子数，比在上述第1电介质膜中含有的上述至少一种元素的原子数的1/2还少。

10.根据权利要求1或2所述的半导体器件，其特征在于：上述第1电介质膜用涂敷膜形成。