JP2009105084A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】緻密な保護膜により覆われる強誘電体キャパシタを有する半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の上に下部電極膜１８、強誘電体膜１９及び上部電極膜２０〜２２からなる強誘電体キャパシタＱを形成し、所定条件下でのアニールにより強誘電体膜１９内の構成元素を実質的な透過させず且つ水及び酸素を透過させる厚さを有する第１の保護膜２６を強誘電体キャパシタＱの表面上に形成し、第１の酸素含有雰囲気内の前記所定条件下で第１の保護膜２６をアニールし、第１の保護膜２６の上に第２の保護膜２７を形成する工程と、第２の保護膜２７を第２の酸素雰囲気中でアニールする工程を含む。
【選択図】図３Ｏ

Description

本発明は、半導体装置の製造方法に関し、特に、強誘電体キャパシタを有する半導体装置の製造方法に関する。

電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（Ferroelectric Random Access Memory）が知られている。

フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、記憶情報を表わす電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書き込み時及び消去時には、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。

強誘電体メモリは、一対の電極間に強誘電体膜を挟んで構成される強誘電体キャパシタを有し、その強誘電体材料が持つ分極電荷量と電圧の関係におけるヒステリシス特性を利用して情報を書き込み及び読み出しする素子である。

強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の向きを検出すれば情報を読み出すことができる。従って、強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。

強誘電体メモリを構成するメモリセルには、図１Ａ、図１Ｂの回路図に示すように２Ｔ／２Ｃ型と１Ｔ／１Ｃ型がある。

図１Ａに示す２Ｔ／２Ｃ型メモリセルは、２つのトランジスタＴ_ａ，Ｔ_ｂと２つのキャパシタＣ_ａ，Ｃ_ｂを用いることにより１ビット情報を記憶する構造を有している。このような２Ｔ／２Ｃ型メモリセルでは、一方のキャパシタＣ_ａに“１”または“０”の情報が記憶され、それと反対の情報が他方のキャパシタＣ_ｂに記憶されるという相補的な動作が行われる。このため、２Ｔ／２Ｃ型メモリセルでは、書き込み及び読み出し条件のマージンが広くなり、製造プロセスの変動に対して強い構成になるが、次に述べる１Ｔ／１Ｃ型メモリセルに比べてセル面積が約２倍になる。

図１Ｂに示す１Ｔ／１Ｃ型メモリセルは、１ビットの情報を記憶するために、１つのビット線に接続される１つのトランジスタＴ_０１と１つのキャパシタＣ_０１を用いるか、または別のビット線に接続されるもう１つのトランジスタＴ_０２ともう１つのキャパシタＣ_０２を用い、その構成はＤＲＡＭと同じである。このような１Ｔ／１Ｃ型メモリセルは、２Ｔ／２Ｃ型メモリセルに比べてセル面積が小さく高集積化が可能である。

しかし、メモリセルから読み出された電荷が“１”の情報か“０”の情報かを判定するための基準電圧が必要となる。この基準電圧を発生させるリファレンスセル（不図示）は、情報の読み出し毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化する。また、１Ｔ／１Ｃ型は、“０”か “１”を判定するためのマージンが２Ｔ／２Ｃ型に比べて狭くなるので、プロセスの変動に対しても弱い。

なお、図１Ａ、図１Ｂに示すトランジスタＴ_ａ，Ｔ_ｂ，Ｔ_０１，Ｔ_０２において、ゲートにはワード線ＷＬが接続され、一方のソース／ドレインにはビット線ＢＬ，ＢＬバーが接続され、また、他方のソース／ドレインとプレート線ＰＬの間にはキャパシタＣ_ａ，Ｃ_ｂ，Ｃ_０１，Ｃ_０２が接続されている。さらに、ビット線ＢＬ，ＢＬバーはセンスアンプＳＡに接続される。

キャパシタＣ_ａ，Ｃ_ｂ，Ｃ_０１，Ｃ_０２を構成する強誘電体膜として、チタン酸ジルコン酸鉛（ＰＺＴ：Ｐｂ(Ｚｒ,Ｔｉ)Ｏ_３）、ランタン（Ｌａ）ドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ：ＳｒＢｉ_２Ｔａ_２Ｏ_９）、タンタル酸ニオブ酸ビスマス酸ストロンチウム（ＳＢＴＮ：ＳｒＢｉ_２（Ｔａ、Ｎｂ）_２Ｏ_９）等のビスマス（Ｂｉ）層状構造化合物等が用いられている。

そのような強誘電体薄材料からなる強誘電体キャパシタは水素により還元され易いので、強誘電体メモリとしての品質を確保するために、水素バリア機能を有する水素拡散防止膜によって強誘電体キャパシタを覆う必要がある。そのような水素は、例えば、強誘電体キャパシタの上に層間絶縁膜等を成長するための反応ガスに含まれている。

水素拡散防止膜として、例えば２Ｔ２Ｃ型の強誘電体メモリセルの０．３５μｍ世代までは、スパッタリング法により形成されるアルミニウム酸化物（Ａｌ_２Ｏ_３）膜が採用されている。

また、強誘電体膜の横方向からの水素等による還元を防止するために、ひな壇構造の強誘電体キャパシタを覆うアルミニウム酸化物膜の密度を２．７ｇ／ｃｍ^３を超える値にすることが特開２００１−４４３７５号公報（特許文献１）に記載されている。

そのようなアルミニウム酸化物膜は、例えば、アルミニウム酸化物ターゲットを用いた高周波（ＲＦ）スパッタにより形成することができ、パーティクルが少なく、かつアモルファス状態で成膜される。しかも、成膜の際には、水素が発生することがなく、強誘電体キャパシタの劣化も生じない。

しかしながら、従来のスパッタリング法によるアルミニウム酸化物膜の成膜では、例えば０．１８μｍ世代の強誘電体メモリには対応することができない。これは、強誘電体メモリの高集積化により強誘電体キャパシタ同士の間隔が狭くなってキャパシタ間のアスペクト比が大きくなるので、従来のスパッタリング法では十分なステップカバレッジのアルミニウム酸化物膜を形成することができないからである。

そこで、アルミニウム酸化物膜のスパッタリング法に替わる成膜方法として、化学気相成長（ＣＶＤ）法の採用が検討されている。
ＣＶＤ法によるアルミニウム酸化物膜の形成には、通常、トリメチルアルミニウム（ＴＭＡ；Tri-Metyl Aluminum、Al(CH_３)_３）及び水（Ｈ_２Ｏ）が用いられている。そのような反応ガスを用いてアルミニウム酸化物膜を形成する方法として、原子層堆積（ＡＬＤ；Atomic Layer Deposition）法がある。

ＡＬＤ法によれば、図２Ａ〜図２Ｅに示すようなステップによりアルミニウム酸化物膜が形成される。
まず、図２Ａに示すように、Ｈ_２Ｏの供給によって下地膜１００全面に水酸（ＯＨ）基を吸着させた後、図２Ｂに示すように、下地膜１００の周囲を真空排気して余分なＨ_２Ｏをパージする。さらに、図２Ｃに示すように、ＴＭＡを下地膜の上に流してその表面のＯＨ基群と反応させることにより酸化アルミニウムの原子層を形成した後に、図２Ｄに示すように、下地膜１００の周囲を真空排気して余分なＴＭＡや生成されたメタン（ＣＨ_４）をパージする。

その後に、図２Ｅに示すようにＨ_２Ｏの供給によってアルミニウム（Ａｌ）にＯＨ基を結合させるというように、図２Ａ〜図２Ｄの一連のサイクルを繰り返すことにより、アルミニウム酸化物（Ａｌ₂Ｏ₃）（以下、ＡＬＯという。）が下地膜１００上に形成される。

しかし、実際に強誘電体メモリのキャパシタ保護膜として、ＴＭＡとＨ_２Ｏを用いてＡＬＯ膜を形成すると、強誘電体膜が劣化して強誘電体メモリが機能しなくなるということもある。これは、ＡＬＯ膜の成長時にＨ_２Ｏを大量に使用するために、強誘電体であるＰＺＴ膜中に水分又は水素が吸着されるかＡＬＯ膜中に水素が在留してしまい、その後の工程の熱処理によってＰＺＴ膜が還元されるためである。

これに対して、特開２００４−１９３２８０号公報（特許文献２）では、ＴＭＡとオゾン（Ｏ_３）を使用してＡＬＯ膜を形成することにより、強誘電体膜を劣化させずに強誘電体メモリを製造することができる、と記載されている。これは、水素フリーな酸化剤であるＯ_３を使用することにより、ＡＬＯ成膜時に水素又は水分がＰＺＴ膜に吸着されにくくなり、しかもＡＬＯ膜中での水素の残留量が低減するからである。
特開２００１−４４３７５号公報 特開２００４−１９３２８０号公報

しかし、ＡＬＯ膜の水素バリア機能をより向上させる条件で、ＴＭＡとＯ_３を使用して形成されたＡＬＯ膜を酸素含有雰囲気中で高温アニールして緻密化すると、ＡＬＯ膜に覆われた強誘電体膜、例えばＰＺＴ膜中のＨ_２ＯがＡＬＯ膜によってブロックされてＰＺＴ膜がいわゆる蒸し焼き状態となって劣化し、強誘電体キャパシタが機能しなくなる。

ここで、蒸し焼き状態というのは、閉じられた水含有雰囲気内で熱せられて劣化する状態を意味する。そのような水は、次のような原因で強誘電体キャパシタ内に吸蔵される。

即ち、強誘電体キャパシタの形成工程では上部電極膜、ＰＺＴ膜及び下部電極膜をそれぞれフォトリソグラフィー法によりエッチングする工程を有しているが、その工程において強誘電体膜は少なからず水分を吸蔵する。これは、ＰＺＴ等の強誘電体膜がセラミックであるために、強誘電体膜は例えばシリコン酸化膜に比べて吸湿し易い性質を有しているからである。

本発明の目的は、強誘電体キャパシタの上に緻密な保護膜を形成する際に、強誘電体キャパシタの機能を良好に保たせることができる半導体装置の製造方法を提供することにある。

本発明の１つの観点によれば、上部電極膜、強誘電体膜及び下部電極膜をパターニングすることにより強誘電体キャパシタを形成する工程と、所定条件下でのアニールにより前記強誘電体膜内の構成元素を実質的な透過させず且つ水及び酸素を透過させる厚さを有する第１の保護膜を前記強誘電体キャパシタの表面上に形成する工程と、第１の酸素含有雰囲気内の前記所定条件下で前記第１の保護膜をアニールする工程と、前記第１の保護膜の上に第２の保護膜を形成する工程と、前記第２の保護膜を第２の酸素雰囲気中でアニールする工程とを有する半導体装置の製造方法が提供される。

本発明によれば、強誘電体キャパシタを覆う第１の保護膜を所定の厚さに形成した後に、酸素含有雰囲気で強誘電体キャパシタをアニールする際に、強誘電体膜の構成金属元素の脱離を防止しつつ水の脱離を促すことができ、強誘電体キャパシタの機能を良好に保つことができる。

以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図３Ａ〜図３Ｔは、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。

次世代、例えば０．１８μｍ世代の強誘電体メモリでは、高集積化が可能な１Ｔ／１Ｃ型の回路を用いる傾向にある。さらに、強誘電体メモリの大幅な高集積化を実現するために、キャパシタ部の形成に一括エッチングプロセスが必須となり、しかも、スタックキャパシタ構造の採用も必須となる。スタックキャパシタ構造は、トランジスタの一方のソース／ドレイン拡散領域に下端が接続されたプラグ電極の上端を強誘電体キャパシタの下部電極に直に接続する構造である。

まず、図３Ａに示す断面構造を形成するまでの工程を説明する。
図３Ａにおいて、ｐ型又はｎ型のシリコン（半導体）基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域にｐ型不純物とｎ型不純物のいずれかを選択して導入することにより、メモリセル領域Ａの活性領域に第１のウェル２ａを形成し、周辺回路領域Ｂの活性領域には第２のウェル２ｂを形成する。

また、シリコン基板１のうち活性領域の周囲には素子分離絶縁膜３としてシャロートレンチアイソレーション（ＳＴＩ）が形成されている。ＳＴＩは、シリコン基板１に形成された溝に例えばシリコン酸化膜を埋め込んだ構造を有している。なお、素子分離絶縁膜３として、ＬＯＣＯＳ(local oxidation of silicon)法によりシリコン基板１の表面に形成したシリコン酸化膜を採用してもよい。

シリコン基板１の表面上には、ゲート絶縁膜４として例えばシリコン酸化膜が熱酸化法により形成されている。さらに、第１のウェル２ａの上には、間隔をおいて第１、第２のゲート電極５ａ，５ｂが形成されている。ゲート電極５ａ，５ｂは例えば次のような工程により形成される。

即ち、素子分離絶縁膜３及びゲート絶縁膜４の上に、導電膜として、例えば多結晶又は非晶質のドープトシリコン膜を形成する。
そして、導電膜をフォトリソグラフィー法により所定の形状にパターニングすることにより、第１のウェル２ａの上で間隔をおいて導電膜からなる２つのゲート電極５ａ、５ｂを形成する。

メモリセル領域Ａでは、第１のウェル２ａ上方に形成された２つのゲート電極５ａ、５ｂはほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ、５ｂは素子分離絶縁膜３の上に延在してワード線となる。

第１のウェル２ａの上にゲート絶縁膜４を介して形成された２つのゲート電極５ａ、５ｂの両側では、第１のウェル２ａと逆導電型の不純物をシリコン基板１にイオン注入してエクステンション領域７ａ、７ｂ、７ｃを形成する。

その後に、図３Ｂに示すように、シリコン酸化膜の形成とその後のエッチバックにより、ゲート電極５ａ，５ｂの側面に絶縁性のサイドウォール１０を形成する。
続いて、ゲート電極５ａ，５ｂ及びサイドウォール１０をマスクにして第１のウェル２ａにエクステンション領域７ａ，７ｂ，７ｃと同じ導電型の不純物をイオン注入することにより、エクステンション領域７ａ，７ｂ，７ｃの一部に重なる第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃを形成する。第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃは、それぞれエクステンション領域７ａ、７ｂ、７ｃとともに第１、第２及び第３のソース／ドレイン領域９ａ，９ｂ，９ｃを構成する。

続いて、全面に、例えばスパッタリング法により、例えばＣｏ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極５ａ，５ｂの多結晶シリコン膜とＣｏ膜がシリサイド反応し、ゲート電極５ａ，５ｂの上面にシリサイド層６が形成される。また、図示はしないが、高濃度拡散領域８ａ，８ｂ，８ｃの上面においてもシリサイド層が形成される。その後、フッ酸等を用いて、未反応のＣｏ膜を除去する。

これにより、第１のウェル２ａ、ゲート絶縁膜４、第１のゲート電極５ａ、第１、第２のソース／ドレイン領域９ａ、９ｂ等により第１のＭＯＳトランジスタＴ_１が構成され、また、第１のウェル２ａ、ゲート絶縁膜４、第２のゲート電極５ｂ、第２、第３のソース／ドレイン領域９ｂ、９ｃ等により第２のＭＯＳトランジスタＴ_２が構成される。

続いて、図３Ｃに示すように、ＭＯＳトランジスタＴ_１，Ｔ_２をカバー絶縁膜１１、第１の層間絶縁膜１２で覆い、さらに、第１、第２及び第３の高濃度不純物拡散領域８ａ，８ｂ，８ｃのそれぞれの上に第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃを形成する。第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃは、次のような工程により形成される。

まず、第１、第２のＭＯＳトランジスタＴ_１ 、Ｔ_２を覆う例えば酸窒化シリコン（ＳｉＯＮ）のカバー絶縁膜１１をプラズマ化学気相成長（Ｐ−ＣＶＤ）法によりシリコン基板１の上に形成する。

次に、ＴＥＯＳ（テトラエトキシシラン）ガスを用いるＰ−ＣＶＤ法により、カバー膜１１上にシリコン酸化膜（ＳｉＯ_２膜）を成長し、このシリコン酸化膜を第１の層間絶縁膜１２とする。

続いて、第１の層間絶縁膜１２の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１２を所定温度、所定時間で熱処理する。その後に、第１の層間絶縁膜１２の上面を化学機械研磨（ＣＭＰ）法により研磨して平坦化する。

その後に、カバー絶縁膜１１及び第１の層間絶縁膜１２をフォトリソグラフィー法によりパターニングすることにより、第１、第２及び第３のソース／ドレイン領域９ａ，９ｂ，９ｃのそれぞれの上に、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃを形成する。さらに、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃの内壁及び底面には、グルー（密着）膜１３として厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。

さらに、第１、第２及び第３のコンタクトホール１２ａ，１２ｂ，１２ｃを埋め込む厚さのタングステン（Ｗ）膜１４をＣＶＤ法によりグルー膜１３上に形成する。Ｗ膜１４を形成する反応ガスとして例えば六フッ化タングステンガスを使用する。その後に、Ｗ膜１４とグルー膜１３をＣＭＰ法により研磨して第１の層間絶縁膜１２の上面を露出させる。

これにより、第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃ内に残されたＷ膜１４及びグルー膜１３は、それぞれ第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃとなる。

第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃにタングステンが用いられる理由は、タングステンがドープトシリコンに比べて低抵抗で且つ耐熱性を有するからである。しかし、タングステンは酸化されると非常に高抵抗の酸化物となるので、一部が酸化しただけでも抵抗が高くなりコンタクトの確保が難しくなる。

そこで、第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの酸化を防止するために、次のような工程により第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃを酸化防止膜によって覆う。

まず、図３Ｄに示すように、第１の層間絶縁膜１２と第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの上に、チタン（Ｔｉ）膜１６ａをスパッタリング法により２０ｎｍの厚さに形成する。Ｔｉ膜１６ａは、自己配向性の強い性質を有する金属膜の１つであり、ｃ軸に配向する良好な結晶性を有する。

次に、図３Ｅに示すように、Ｔｉ膜１６ａを窒素（Ｎ_２）雰囲気中でＲＴＡ処理を行って窒化することによりＴｉＮ膜１６を形成する。ＲＴＡ処理の条件として、例えば、加熱温度を６５０℃、窒素流量を１０ｓｌｍ（standard liter/min、１．０１３×１０^５Ｐａ、０℃の環境で換算）に設定する。また、Ｔｉ膜１６ａのＲＴＡ処理時間を１２０秒とする。

ＴｉＮ膜１６は、Ｔｉ膜１６ａの結晶性を受け継ぐために、強く＜１１１＞に配向した良好な結晶性を有する。Ｔｉ膜１６ａを窒化させるのはＴｉが酸化し易いからであり、窒化により耐酸化性が向上する。
ＴｉＮ膜１６は、第１の層間絶縁膜１２及びプラグ電極１５ａ，１５ｂ，１５ｃを覆うとともに、次の工程で形成され膜の結晶性を向上させる配向性向上膜として機能する。

次に、図３Ｆに示すように、ＴｉＮ膜１６の上に酸素バリア膜１７、電極膜１８を順に形成する。酸素バリア膜１７は、後述する酸素含有雰囲気での熱処理において酸素バリアとして機能するとともに、電極膜１８及びＴｉＮ膜１６とともにキャパシタ下部電極膜を構成する。

電極膜１８の構成材料として、酸化を防止する材料、例えばＰｔ、Ｉｒ等の貴金属、又は、酸化されても導電性を維持することができる導電性酸化物、例えばＩｒＯ_２、ＳｒＲｕＯ_３、等の貴金属酸化物やＬａ_０．５Ｓｒ_０．５ＣｏＯ_３等を使用する。

そのような電極膜１８は、６００℃前後の温度に加熱されると、酸素拡散抑制能力が低下する。このため、そのような高温の酸素雰囲気中で導電膜１８をアニールすると、タングステンから構成された第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃが電極膜１８を通して酸化される。

このような酸化を防止するために、電極膜１８とＴｉＮ膜１６の間に酸素バリア膜１７を形成している。
具体的には、酸素バリア膜１７として、チタンアルミナイトライド（ＴｉＡｌＮ）膜をスパッタリング法により例えば約１００ｎｍの厚さに形成し、また、電極膜１８としてＩｒ膜をスパッタリング法により例えば約１００ｎｍの厚さに成膜する。

ここで、ＴｉＡｌＮ膜の酸化速度は、ＴｉＮ膜１６の酸化速度よりも２桁以上遅いために、その下方の第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃの酸化を防止できる。
ところで、窒化アルミニウム（ＡｌＮ）膜は、それ自体では絶縁性であるが、Ｔｉのような陽イオン性の不純物が添加されるか、あるいは、窒素（Ｎ）を不足させると導電性となる。従って、そのような材料から酸素バリア膜１７を構成することにより、第１、第２及び第３のプラグ電極１５ａ，１５ｂ，１５ｃと電極膜１８の電気的な接続不良は問題にはならない。

続いて、図３Ｇに示すように、電極膜１８上に強誘電体膜１９として例えばＰＺＴ膜を２ステップで形成する。一層目のＰＺＴ膜１９ａはＭＯＣＶＤ法により５ｎｍの厚さに形成され、さらにその上に、二層目のＰＺＴ膜１９ｂがＭＯＣＶＤ法により１１５ｎｍの厚さに形成され、これにより強誘電体膜１９の総厚は１２０ｎｍとなる。

一層目と二層目のＰＺＴ膜１９ａ，１９ｂの成膜時の基板温度は例えば６２０℃であり、成長雰囲気の圧力は例えば５Ｔｏｒｒである。一層目と二層目のＰＺＴ膜１９ａ，１９ｂの構成元素は同じである。ただし、一層目のＰＺＴ膜１９ａの成長時に導入される酸素の分圧を二層目のＰＺＴ膜１９ｂの成長時の酸素分圧よりも下げて成膜している。

これは、低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好で、＜１１１＞方向に優先配向するからである。しかし、二層目のＰＺＴ膜１９ｂも同じように低い酸素分圧で成長すると、強誘電体膜１９中の酸素欠損が多くなり、その中を通るリーク電流が増大する原因となる。そこで、本実施形態では、一層目と二層目のＰＺＴ膜１９ａ，１９ｂのそれぞれの成長条件を異ならせる２ステップ成長法を採用している。

強誘電体膜１９の形成方法としては現在、スパッタリング法の他、ゾルゲル法、ＭＯＣＶＤ法が知られている。なお、強誘電体膜１９として、ＰＺＴ膜の他に、ＰＬＺＴ等のＰＺＴ系材料や、ＳＢＴ、ＳＢＴＮ等のＢｉ層状構造化合物等を形成してもよい。

強誘電体膜としてＰＺＴ膜を形成する場合には、その下地となる下部電極の材料としてＰｔが用いられる。
これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極が（１１１）面に強く配向している必要があるからであり、Ｐｔは、（１１１）面に強く配向し、ＰＺＴ膜の下地として適しているからである。

しかし、スパッタリング法により形成したＰＺＴ膜は、高温で成膜すると（１１１）面に配向しなくなって結晶性が悪くなるので、低温でアモルファスな膜を形成後、酸素雰囲気中で急速熱処理（ＲＴＡ；Rapid Thermal Annealing）を行って結晶化する必要がある。ＲＴＡ処理による結晶化は、７００℃以上の高温が必要なため、スタックキャパシタ構造においては、ＴｉＡｌＮのような酸素バリア膜１７を用いてもタングステンのプラグ電極１５ａ，１５ｂ，１５ｃを酸化させてしまうおそれがある。

これに対して、ＰＺＴ膜をＭＯＣＶＤ法により形成すれば、ＰＺＴ膜は成長過程においてＰｔ下部電極膜上で良好な結晶性を保ったまま（１１１）面に強く配向して形成されるので、強誘電体膜１８の結晶化アニールが不要となってプロセスの低温化が期待できる。

しかし、ＰＺＴ膜をＭＯＣＶＤ法により形成する場合に、下部電極膜の構成材料としてＰｔを用いると、ＰＺＴ膜中の鉛（Ｐｂ）がＰｔと反応して、ＰｔＰｂ_ｘが形成される。この結果、ＰＺＴ膜と下部電極膜の界面に荒れが生じ、ＰＺＴ膜の膜質が劣化してしまう。従って、ＭＯＣＶＤ法によりＰＺＴ膜を形成する場合には、下部電極としてＰｔ以外の材料を選択することが好ましい。

そこで、ＭＯＣＶＤ法により強誘電体膜１９を形成する場合には、電極膜１８としてＰｔ以外の貴金属や導電性貴金属酸化物の採用が必要である。しかし、酸化イリジウム（ＩｒＯ_ｘ）などの酸化物導電材を電極膜１８として用いると、その上にＰＺＴ膜をＭＯＣＶＤ法により形成する際に還元によりその酸化物導電材の膜質が劣化する。

そのため、電極膜１８の材料としてイリジウム（Ｉｒ）のような貴金属が採用されることが好ましい。そのようなＩｒ等を電極膜１８の材料に用いる場合にも、酸素バリア膜１７としてＴｉＡｌＮ膜を用いれば、７００℃で回復アニールを行っても、タングステンからなるプラグ電極１５ａ，１５ｂ，１５ｃと電極膜１８の電気的な接続は維持される。

従って、チタンアルミナイトライド膜のような酸素バリア膜１７を電極膜１８の下に挿入することは、タングステンのプラグ電極１５ａ，１５ｂ，１５ｃの耐酸化性に有利である。

次に、図３Ｈに示すように、強誘電体膜１９の上に、ＩｒＯ_ｘ1（ｘ1は組成比であり、ｘ1＜２の関係にある）から構成される第１の酸化イリジウム膜２０をスパッタリング法により５０ｎｍの厚さに形成する。ただし、ＩｒＯ_ｘ1におけるｘ1は組成比であり、ｘ1＜２の関係にある。

ここで、ＩｒＯ_ｘ1の代わりにＰｔ膜、ＳｒＲｕＯ_３（ＳＲＯ）膜を用いることも可能である。しかし、Ｐｔは水素分子に対して触媒作用があるために水素ラジカルを発生させ易く、水素ラジカルの還元により強誘電体膜１９の膜質が劣化され易いのでＰｔの採用はあまり好ましくはない。

これに対して、ＩｒＯ_ｘ1膜、ＳＲＯ膜は触媒作用を持たないために水素ラジカルを発生しにくく、強誘電体膜１９に対する水素劣化耐性が格段に向上する。従って、酸化イリジウムの代わりにＳＲＯを用いてもよい。

続いて、Ｏ_２濃度を約１容量％としたＡｒとＯ_２の混合ガス雰囲気中にシリコン基板１を置いて、昇温速度１２５℃／ｓｅｃの条件で雰囲気温度を上昇させて、加熱温度を７２５℃として強誘電体膜１９を６０秒間でＲＴＡ処理する。

このように、結晶が＜１１１＞方向に優先配向した強誘電体膜１９を微量の酸素雰囲気中において熱処理することにより、強誘電体膜１９を構成する例えば酸化物の結晶格子中の酸素欠陥が補充されるだけでなく、強誘電体膜１９が緻密化される。

ところで、次の工程における第１の酸化イリジウム膜２０の形成前に強誘電体膜１９の緻密化処理を行えば、強誘電体膜１９を構成する例えばＰＺＴ膜中に多く存在する気泡が一ヶ所に集まってしまい、強誘電体膜１９内の結晶粒界にピンホールが開いた状態になってしまうので好ましくない。

これに対して、第１の酸化イリジウム膜２０を形成した後に強誘電体膜１９の緻密化の熱処理を行うと、強誘電体膜１９の表面荒れが防止される。このことは、熱処理後に、例えばＰＺＴ＼ＩｒＯ_ｘ界面が非常にフラットになり、その界面での欠陥が少ないことからも容易に推察される。しかも、強誘電体膜１９を構成するＰＺＴ膜からの蒸気圧の高いＰｂ及びＰｂＯの脱離は、第１の酸化イリジウム膜２０によりブロックされる。

続いて、第１の酸化イリジウム膜２０の上に、ＩｒＯ_ｘ2から構成される第２の酸化イリジウム膜２１をＣＶＤ法により１００ｎｍの厚さに形成する。ただし、ＩｒＯ_ｘ2におけるｘ2は組成比であり、ｘ2＞ｘ1の関係にある。

第２の酸化イリジウム膜２１は、第１のイリジウム膜２０の形成時よりも酸素分圧を上げて成膜される。これは、第２の酸化イリジウム膜２１の組成をストイキオメトリ（化学量論的組成）であるＩｒＯ_２にするかこれに近づけることにより、触媒作用を持つＩｒの成分を少なくして水素劣化耐性を向上させるためである。

次に、図３Ｉに示すように、第２の酸化イリジウム膜２１の上に、イリジウム（Ｉｒ）の貴金属膜２２をスパッタリング法により１００ｎｍの厚さに形成する。貴金属膜２２は、第１及び第２の酸化イリジウム膜２０，２１とともに上部電極膜を構成する。
続いて、図３Ｊに示すように、貴金属膜２２の上にキャパシタ形成領域を覆う島状のハードマスク２３を形成する。ハードマスク２３は、例えば次のような工程で形成される。

即ち、ＴｉＮ膜２３ａを貴金属膜２２上にスパッタリング法により２００ｎｍの厚さに形成し、続いて、ＴＥＯＳガスを使用してプラズマＣＶＤ法によって厚さ７００ｎｍのシリコン酸化膜２３ｂをＴｉＮ膜２３ａ上に形成する。

さらに、レジストパターン（不図示）を使用するフォトリソグラフィー法によりＴｉＮ膜２３ａ及びシリコン酸化膜２３ｂをパターニングすることによりハードマスク２３を形成する。ハードマスク２３は、第１のウェル２ａの上において、第１のプラグ電極１５ａの上方とその周辺の領域と、第３のプラグ電極１５ｃの上方とその周辺の領域にそれぞれ形成される。

次に、図３Ｋに示すように、ハードマスク２３から露出する領域の貴金属膜２２から下側のＩｒ膜１８までの各層を、誘導結合プラズマ（ＩＣＰ）型エッチング装置を用いて連続して一括で高温エッチングする。その後に、ハードマスク２３として用いたシリコン酸化膜２３ｂを、反応性イオンエッチングにより除去する。
次に、図３Ｌに示すように、ハードマスク２３として用いたＴｉＮ膜２３ａと、ＴｉＡｌＮ膜１７及びＴｉＮ膜１６を反応性イオンエッチングにて除去した後、過酸化水素水とアンモニア水との混合液を用いて完全に除去することにより、スタック構造の強誘電体キャパシタＱを形成する。

ここで、ＴｉＮ膜１６、ＴｉＡｌＮ膜１７及びＩｒ膜１８は強誘電体キャパシタＱの下部電極２４を構成し、ＰＺＴ膜１９は強誘電体キャパシタＱの強誘電体膜となり、また、第１及び第２の酸化イリジウム膜２０，２１及びＩｒ膜２２は強誘電体キャパシタＱの上部電極２５を構成する。そして、第１の層間絶縁膜１２内の第１のプラグ電極１５ａと第３のプラグ電極１５ｃの上端にはそれぞれ異なる下部電極２４が接続される。

このように、Ｉｒ膜２２からその下方のＴｉＮ膜１６までを一括エッチングにする方法を採用することにより、下部電極２４から上部電極２５までの各層の位置合わせ余裕を取る必要がなくなって強誘電体キャパシタＱの微細化が可能となり、併せて強誘電体キャパシタＱの高集積化が可能になる。

次に、図３Ｍに示すように、強誘電体キャパシタＱの表面と第１の層間絶縁膜１２の上に、ステップカバレッジが良好な条件で第１のキャパシタ絶縁性保護膜として第１のアルミニウム酸化物（ＡＬＯ）膜２６を形成する。

第１のＡＬＯ膜２６は、例えば、図４に示すようなバッチ式ＣＶＤ装置を用いたＡＬＤ法により成膜される。第１のＡＬＯ膜２６は、次に行われる酸素アニール工程において強誘電体膜１９を構成する元素、例えばＰｂの脱離を防止することにより、強誘電体キャパシタＱの疲労（Fatigue）特性を劣化させない範囲、例えば数原子層から１０ｎｍの範囲の厚さに形成される。即ち、第１のＡＬＯ膜２６は、次工程の酸素アニールの諸条件下でＰＺＴ膜１９内の構成元素を実質的に透過させず且つ水及び酸素を透過させる厚さに形成される。

図４に示すバッチ式ＣＶＤ装置４１の反応室４２は、下端に開口部を有する外側チャンバー４３と上端に開口部を有する内側チャンバー４４とを有し、内側チャンバー４４は外側チャンバー内に下端の開口部を通して嵌め込まれる構造となっている。

外側チャンバー４３の下部には排気ポンプ４６に接続される排気管４５が取り付けられている。また、内側チャンバー４４の下部にはガス導入管４７が接続されている。さらに、内側チャンバー４４の中にはウェーハバスケット４８が取り付けられ、ウェーハバスケット４８の中には複数のウェーハ状のシリコン基板１が上下方向に隙間をおいて収納される。

ガス導入管４７には、時間的間隔をおいてＴＭＡガスとＨ_２Ｏガスを交互に供給するガス供給源４９が接続されている。また、反応室４２の周囲にはヒータ４０が配置され、ヒータ４０は、第１のＡＬＯ膜２６を２００℃以上、３５０℃以下の範囲、例えば２５０℃に加熱する温度に設定される。

第１のＡＬＯ膜２６は、アルミニウム原料として、例えば常温で液体のＴＭＡを用い、また、酸化原料として例えばオゾンを用いる。ＴＭＡは、蒸気圧が比較的高いので、４０℃に加温し蒸気圧によりガス化した状態で、バッチ式ＣＶＤ装置４１内に導入される。反応領域に導入される酸化ガスとして、水素元素を含むガス、例えばＨ_２Ｏは積極的に導入されない。

そして、図５に示したように、ＴＭＡの供給によりＡｌ層を堆積する工程と、オゾンの供給によりＡｌ層を酸化する工程とを交互に切り替えて減圧雰囲気、例えばガス圧力４０Ｐａの雰囲気内で第１のＡＬＯ膜２６を形成する。

内側チャンバー４４内には、図５に示すように、酸素（Ｏ_２）とオゾン（Ｏ_３）を有する酸素含有ガスをガス流量１０ｓｌｍ、Ｏ_３濃度２００ｇ／Ｎｍ^３の条件で導入し、その後にガス種を切り替えてパージガスを１０ｓｌｍで導入し、その後にガス種を切り替えてＴＭＡガスの流量を１００ｓｃｃｍで導入し、その後にガス種を切り替えてパージガスを４００ｓｃｃｍで導入することを１サイクルとし、そのサイクルを第１のＡＬＯ膜２６が所定の厚さになるまで１回又は複数回繰り返す。

１サイクルの時間として例えば４０秒〜６５秒となるように設定する。また、パージガスとして例えば窒素（Ｎ₂）ガスを用いる。
なお、それらのガス流量やガス導入タイミングについては、ＣＶＤ装置の構造によって変更されるものであり、適宜調整される。また、第１のＡＬＯ膜２６は、枚葉式のＣＶＤ装置により形成されてもよい。

第１のＡＬＯ膜２６を形成した後に、図３Ｎに示すように、ＰＺＴからなる強誘電体膜１９中に吸蔵された水分の除去と、強誘電体膜１９中への酸素の供給とを目的とする酸素アニールを施す。酸素アニールの条件として、例えば、基板温度を５００℃〜６５０℃、例えば６００℃、雰囲気圧力を常圧、アニール時間を２０分〜１２０分、例えば６０分に設定する。また、酸素アニールは、酸素を導入するだけでなくオゾンも導入する雰囲気で行ってもよい。

この酸素アニールの際には、第１のＡＬＯ膜２６の厚さを上記のように予め調整しているので、強誘電体膜１９を構成するＰＺＴ膜からＰｂの離脱が防止されて強誘電体キャパシタＱの疲労特性の劣化が防止される。

次に、図３Ｏに示すように、第１のＡＬＯ膜２６の上に、図４に示したＣＶＤ装置を用いてＡＬＤ法により第２のＡＬＯ膜２７を１０ｎｍ〜７０ｎｍ、例えば３８ｎｍの厚さに形成する。第２のＡＬＯ膜２７の成膜温度は、２００℃以上、３５０℃以下の範囲、例えば２５０℃に制御される。第２のＡＬＯ膜２７は、第１のＡＬＯ膜２６より厚く形成されることが好ましい。

第２のＡＬＯ膜２７は、アルミニウム原料として、例えばＴＭＡを用い、また酸化原料として例えばオゾンを用いる。ＴＭＡは、蒸気圧が比較的高いので、４０℃に加温し蒸気圧によりガス化した状態で、バッチ式ＣＶＤ装置４１内に導入される。なお、酸化ガスとして、水素元素を含むガス、例えばＨ_２Ｏは積極的に導入されない。

そして、ＴＭＡの供給によりＡｌ層を堆積する工程と、オゾンの供給によりＡｌ層を酸化する工程とを交互に切り替えて減圧雰囲気、例えばガス圧力４０Ｐａの雰囲気内で第２のＡＬＯ膜２７を形成する。

内側チャンバー４４に供給されるガスとして、図５に示すように、Ｏ_２とＯ_３を有する酸素含有ガスをガス流量１０ｓｌｍ、オゾン濃度２００ｇ／Ｎｍ^３の条件で導入し、その後にガス種を切り替えてパージガスを１０ｓｌｍで導入し、その後にガス種を切り替えてＴＭＡガスの流量を１００ｓｃｃｍで導入し、その後にガス種を切り替えてパージガスを４００ｓｃｃｍで導入することを１サイクルとし、そのサイクルを第２のＡＬＯ膜２７が所定の厚さになるまで１回又は複数回繰り返す。

１サイクルの時間として例えば４０秒〜６５秒となるように設定する。また、パージガスとして例えばＮ₂ガスを用いる。
なお、それらのガス流量やガス導入タイミングについては、ＣＶＤ装置の構造によって変更されるものであり、適宜調整される。また、第２のＡＬＯ膜２７は、枚葉式のＣＶＤ装置により形成されてもよい。

第２のＡＬＯ膜２７については、ＡＬＤ法により形成することが好ましい。しかし、強誘電体キャパシタＱが既に第１のＡＬＯ膜２６により覆われていることを考慮すると、ステップカバレッジについては劣るものの、第２のＡＬＯ膜２７をスパッタリング法により形成してもよい。
第２のＡＬＯ膜２７の形成後に、図３Ｐに示すように、オゾン含有の減圧雰囲気中でのアニールにより第２のＡＬＯ膜２７を緻密化する。そのアニールの条件として、例えば、基板温度を４００℃〜６００℃、例えば５００℃、雰囲気圧力を減圧、例えば１３３Ｐａ、アニール時間を１０分〜６０分、例えば３０分に設定するとともに、アニール雰囲気にＯ_２とＯ_３（２００ｇ／Ｎｍ^３）の混合ガスを流量１０ｓｌｍで導入する。

ところで、第２のＡＬＯ膜２７の形成前に、強誘電体膜１９中の水分を除去するための酸素アニールを行っているので、第２のＡＬＯ膜２７をアニールする際に、強誘電体膜１９が所謂蒸し焼き状態となって劣化することは回避されるのでその膜厚は第１のＡＬＯ膜２６よりも厚くしてもよい。

以上のような第１のＡＬＯ膜２６と緻密化された第２のＡＬＯ膜２７とによって強誘電体キャパシタＱを覆う絶縁保護膜が構成される。
次に、図３Ｑに示すように、第２のＡＬＯ膜２７上に、第２の層間絶縁膜２８、第３のＡＬＯ膜２９及び第３の層間絶縁膜３０を順に形成した後に、ビアホール３０ａを形成する。

第２の層間絶縁膜２８として、例えばＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を１５００ｎｍ〜２５００ｎｍ程度の厚さに成長する。第２の層間絶縁膜２８は、第２のＡＬＯ膜２７を介して強誘電体キャパシタＱを覆うので、その上面には凹凸が現れる。

そこで、第２の層間絶縁膜２８を形成した後に、その上面をＣＭＰ法により研磨する。第２の層間絶縁膜２８におけるＣＭＰ処理後の残存膜厚は、上部電極２５の上で例えば３００ｎｍ程度にされる。ＣＭＰ処理の後には、第２の層間絶縁膜２８の脱水を目的として、例えば、Ｎ_２Ｏプラズマ雰囲気内で第２の層間絶縁膜２８にアニール処理を施す。

第３のＡＬＯ膜２９は、脱水処理された第２の層間絶縁膜１２０上に高周波スパッタリング法により例えば５０ｎｍの厚さに形成される。第３のＡＬＯ膜２９は、ＣＭＰ処理された平坦な第２の層間絶縁膜２８上に形成されるので、ステップカバレッジを良好にする成長条件とする必要が無く、スパッタリング法による形成で十分である。また、後の工程でホールを形成するためのエッチングの負担を減らすために、第３のＡＬＯ膜２９は、ＡＬＤ法により薄く、例えば３０ｎｍの厚さに形成しても構わない。

第３のＡＬＯ膜２９上の第３の層間絶縁膜３０として、例えば、ＴＥＯＳを用いたプラズマＣＶＤ法によりシリコン酸化膜を成膜する。その膜厚を２００ｎｍ程度として、後の工程で施されるオーバーエッチングが第３のＡＬＯ膜２９に達することを防止する。また、シリコン酸化膜を第３のＡＬＯ膜２９上に敷くことにより、後の工程で形成される金属配線の信頼性が確保される。

その後に、フォトリソグラフィー法によって第３の層間絶縁膜３０、第３のＡＬＯ膜２９、第２の層間絶縁膜２８、第２のＡＬＯ膜２７及び第１のＡＬＯ膜２６をパターニングして、強誘電体キャパシタＱの上部電極２５の上面を露出させるビアホール３０ａを形成する。

続いて、酸素雰囲気の炉内にシリコン基板１を置いて強誘電体キャパシタＱの最後の回復アニールを行う。回復アニールの条件として、例えば、炉内温度を５００℃程度に設定して、酸素雰囲気の炉内でのアニール時間を６０分間程度とする。

次に、図３Ｒに示すように、フォトリソグラフィー法によって第３の層間絶縁膜３０、第３のＡＬＯ膜２９、第２の層間絶縁膜２８、第２のＡＬＯ膜２７及び第１のＡＬＯ膜２６をパターニングして、第１のウェル２ａの中央にある第２のプラグ電極１５ｂの上面を露出させる第４のコンタクトホール３０ｂを形成する。

さらに、図３Ｓに示すように、ビアホール３０ａ及び第４のコンタクトホール３０ｂの内壁及び底面に、例えば、グルー膜３１としてスパッタリング法により厚さ１００ｎｍ程度のＴｉＮ膜を形成し、さらに、グルー膜３１上には、ビアホール３０ａと第４のコンタクトホール３０ｂを埋め込む厚さのＷ膜３２をＣＶＤ法により形成する。

その後に、Ｗ膜３２とグルー膜３１をＣＭＰ法により研磨して第３の層間絶縁膜３０の上面を露出させる。これにより、ビアホール３０ａ内に残されたＷ膜３２及びグルー膜３１はビアプラグ電極３３ａとなり、また、第４のコンタクトホール３０ｂ内に残されたＷ膜３２及びグルー膜３１は第４のプラグ電極３３ｂとなる。

この段階で、第２のプラグ電極１５ｂと第４のプラグ電極３３ｂとによってｖｉａ−ｔｏ−ｖｉａコンタクトが実現でき、それより上層に形成されるメタル配線からシリコン基板１へのコンタクトが達成される。

次に、図３Ｔに示すように、ビアプラグ電極３３ａに接続される金属配線３５ａ、および第４のプラグ電極３３ｂに接続される金属パッド３５ｂを第３の層間絶縁膜３０上に形成する。金属配線３５ａ及び金属パッド３５ｂは、次の方法により形成される。

まず、ビアプラグ電極３３ａ、第４のプラグ電極３３ｂ及び第３の層間絶縁膜３０の上に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜と、厚さ３０ｎｍ程度のＴｉＮ膜と、厚さ４００ｎｍ程度のＡｌＣｕ合金膜と、厚さ５ｎｍ程度のＴｉ膜と、厚さ７０ｎｍ程度のＴｉＮ膜を順に形成する。下側のＴｉＮ膜及びＴｉ膜は下側グルー膜３４ａとなり、ＡｌＣｕ合金膜は主導電膜３４ｂとなり、上側のＴｉＮ膜及びＴｉ膜は上側グルー膜３４ｃとなる。

続いて、フォトリソグラフィー技術を用いて、下側グルー膜３４ａ、主導電膜３４ｂ及び上側グルー膜３４ｃの積層膜を所定形状にパターニングすることにより、第３の層間絶縁膜３０上に金属配線３５ａと金属パッド３５ｂを形成する。フォトリソグラフィー法によるパターニング時には、第３のＡＬＯ膜２９が露出しない程度の量でオーバーエッチングが行われる。

なお、金属配線３５ａと金属パッド３５ｂとしてＡｌ合金膜等をフォトリソグラフィー法によりパターニングする代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）から形成してもよい。
その後、さらに上側の層間絶縁膜やさらに上側の配線の形成等の諸工程を経て、本実施形態に係る強誘電体メモリを完成させる。

上述した実施形態によれば、強誘電体キャパシタＱの表面上に第１のＡＬＯ膜２６を形成性した後に、酸素含有雰囲気内で第１のＡＬＯ膜２６及び強誘電体キャパシタＱをアニールすることにより、金属元素の離脱を防止しながら、強誘電体膜１９内に吸蔵された水分を除去し、さらに強誘電体膜１９に酸素を供給している。

さらに、第１のＡＬＯ膜２６の上に第２のＡＬＯ膜２７を形成した後に、酸素含有雰囲気内でのアニールにより第２のＡＬＯ膜２７に酸素を供給して第２のＡＬＯ膜２７を緻密化している。
第１のＡＬＯ膜２６は、強誘電体膜１９を構成する金属元素、例えばＰｂの離脱を防止し、強誘電体キャパシタＱの疲労特性の劣化も防止し、かつ十分に酸素及び水を透過できる厚さに形成されている。

従って、第２のＡＬＯ膜２７をアニールする際には、強誘電体膜１９中の水分は除去されているので、強誘電体膜１９が、所謂蒸し焼き状態となって劣化することがなくなる。
その結果、高集積化した強誘電体キャパシタＱを有する強誘電体メモリの機能を良好に保つことが可能になる。

ところで、第１、第２のＡＬＯ膜２６、２７を成長するＡＬＤ成膜装置として、図４に例示したバッチ式成膜装置の他に枚葉式成膜装置がある。
枚様式成膜装置によれば、ＡＬＯ膜を１枚ずつ成膜する必要があるために、複数枚のウェーハの全てにＡＬＯ膜を形成するには多くの時間がかかる。

これに対して、バッチ式成膜装置によれば、例えば１００枚のウェーハにそれぞれＡＬＯ膜を一括して形成することができるので、枚葉式成膜装置に比べて成膜時の１枚当たりのスループットが良好である。
しかし、バッチ式成膜装置により形成されたＡＬＯ膜は、ポーラスな膜となるため、そのままの状態では水素ブロック性が低下してキャパシタ保護膜として十分に機能しなくなる。

そこで、バッチ式成膜装置では、成膜温度を通常よりも高くして膜質を緻密化することも可能である。しかし、成膜温度を上げると、反応室内の空間でＴＭＡが反応する確率が高くなるため、パーティクル発生のおそれがある。

さらに、強誘電体膜１９としてＰＺＴ膜を用いた場合、ＰＺＴの構成物質である酸化鉛（ＰｂＯ）の蒸気圧が高いため、強誘電体キャパシタＱの表面上にＡＬＯ膜を高温で形成するとＰｂＯの離脱によりＰＺＴ膜がＰｂプアとなる。そして、ＰｂプアなＰＺＴ膜は、信頼性評価の１つの指標である疲労(fatigue)特性が悪くなる。

また、ＡＬＯ膜の形成に使用するＴＭＡ自体も水素を含んでいるので、ＡＬＤ成膜条件を最適化して強誘電体膜の劣化を防止する必要がある。
そこで、ＡＬＯ成膜の最適温度条件について説明する。

まず、試料として、複数の微小の強誘電体キャパシタの集合体からなるメモリセルアレイのモニター部を形成する。試料を構成する強誘電体キャパシタは、図６に示すような構造を有し、次のような工程により形成される。

まず、絶縁膜５１上に下部電極膜５２として厚さ２０ｎｍのＴｉ膜５２ａと厚さ１７５ｎｍのＰｔ膜５２ｂをスパッタにより順に形成した後に、下部電極膜５２上に強誘電体膜５３として厚さ２００ｎｍのＰＬＺＴ膜をスパッタリング法により形成し、さらに強誘電体膜５３の上に上部電極５４として厚さ２００ｎｍのＩｒＯ_２膜をスパッタにより形成する。そして、複数のマスクを使用して、上部電極膜５４、強誘電体膜５３及び下部電極膜５２をそれぞれパターニングすることにより、雛壇形状の強誘電体キャパシタ５０を形成する。

そのような試料を複数形成する工程において、ＡＬＯ膜５５を形成する前に異なる温度で６０分間の炉アニールを行った。その後に、強誘電体キャパシタ５０の露出面を全て覆うＡＬＯ膜５５を室温にてスパッタリング法で成膜し、続いて、特に図示しないが、ＡＬＯ膜５５を覆う絶縁膜の形成と、各膜のパターニングにより、アルミニウムからなる一層目の配線を形成した。

そして、本発明者は、各試料について、ＡＬＯ膜５５形成前のアニール時の温度を、ＡＬＤ法によるＡＬＯ膜の形成時の成膜温度とみなし、これによりＡＬＯ膜５５の成長温度の違いによる強誘電体キャパシタ５０への影響を擬似的に評価した。

そのようにアニールされた微小な強誘電体キャパシタ５０の集合体であるメモリセルアレイモニタ部での疲労試験をしたところ、図７に示すような結果が得られた。
疲労試験は、キャパシタの劣化を加速するために、規格より大きな電圧７Ｖを強誘電体キャパシタ５０に印加し、さらに強誘電体キャパシタ５０の分極電荷の向きの正逆反転を２×１０^８サイクルで繰り返す方法により行われた。

図７の縦軸は、疲労試験されたモニター内の強誘電体キャパシタ５０のスイッチング電荷量Ｑ_ｓｗについて、初期状態からの減少量（loss）をパーセント（％）で表示している。
図７によれば、キャパシタ加熱温度４５０℃以上による処理の場合に疲労試験後のＱ_ｓｗ lossが大きくなっている。アニール時には強誘電体膜５３であるＰＬＺＴ膜の側壁が剥き出しになっているので、４５０℃以上の温度ではその側壁からＰｂＯが抜けてＰｂ脱離が起き、これにより強誘電体キャパシタ５０が劣化していると考えられる。

図７のデータは、常圧下の炉アニールにより得られた結果である。従って、減圧ＣＶＤ法の一種であるＡＬＤ法によりＡＬＯ膜５５を形成する場合に、強誘電体キャパシタ５０は加熱温度下且つ真空下に置かれるので、それよりさらにＰｂ脱離が促進されると予想される。そのため、ＡＬＤ法によるＡＬＯ膜５５の成長時には加熱温度を４００℃より低くした方が望ましいことになる。

次に、強誘電体キャパシタを覆うＡＬＯ膜内のＨ_２Ｏ含有量について、本発明者による実験結果について説明する。
まず、シリコン（Ｓｉ）基板上にＡＬＯ膜をバッチ式ＡＬＤ法により２０ｎｍ厚さに形成し、ついで、ＡＬＯ膜のＨ_２Ｏ含有量を昇温脱離ガス分析（ＴＤＳ；Thermal Desorption Spectroscopy）法を用いて評価したところ、図８に示すような結果が得られた。図８は、ＴＤＳによるデータのうちＨ_２Ｏに相当するＭ／ｅ＝１８のスペクトルのみをプロットしたものである。

試料として、ＡＬＯ膜の形成後にオゾン（Ｏ_３）を含む雰囲気中で５００℃、３０分間の条件でアニール（Post Deposition Annealing：ＰＤＡ）を行った試料と、ＡＬＯ膜形成後にアニールを行わない試料の２種類を用意した。

図８において、２５０℃ w/o ＰＤＡと表記し且つ「△」でプロットしたアニール無しのＡＬＯ膜から得られたイオン強度と温度の関係を示す曲線には、２２０℃付近と６５０℃付近の２つのピークＰ₁、Ｐ₂が存在する。

低温側のピークＰ₁は、ＡＬＯ膜表面に吸着したＨ_２Ｏが脱離したものである。また、高温側のピークＰ₂は、ＡＬＯ膜中に少なからず存在するＡｌ−ＯＨ結合のＯＨ基同士が脱水縮合反応することにより生成されて放出されたＨ_２Ｏであると推測される。これにより、アニール無しのＡＬＯ膜はポーラスな膜であることが分かった。

これに対して、２５０℃ w/ ＰＤＡと表記し且つ「●」でプロットしたアニール有りのＡＬＯ膜から得られたイオン強度の曲線には、２２０℃付近に１つのピークＰ₁が存在するが、それより高温側にはピークが存在しない。

それら２つの曲線のうち２２０℃付近の温度領域のイオン強度は、ＡＬＯ膜の表面に吸着したＨ_２Ｏの脱離に由来するためにここでは考慮しない。
一方、６５０℃付近の温度領域は、ＡＬＯ膜中に少なからず存在するＡｌ−ＯＨ結合のＯＨ基同士が脱水縮合反応することにより生じたＨ_２Ｏを示しているので、その温度領域について次に考察する。

成長温度を２５０℃にしてＡＬＤ法により形成されたＡＬＯ膜は、アニール無しの試料では６５０℃付近の温度領域においてピークＰ₂が見られるが、アニール有りの試料ではピークが見られない。このことは、Ｏ_３雰囲気中でのアニールによりＡＬＯ膜内からＯＨ基が除去されてＡＬＯ膜が緻密化されたことを示している。

しかし、ＡＬＯ膜中からＨ_２Ｏが出た後には、ＡＬＯ膜がＨ_２Ｏに対するブロック性が高くなるため、その下の強誘電体キャパシタはアニールにより蒸し焼きとなり、スイッチング電荷量Ｑ_ｓｗが劣化してしまう。
以上のことから、強誘電体キャパシタの表面でのＡＬＯ膜の形成条件と、その後のアニール条件を最適化する必要がある。

ＡＬＯ膜形成の最適化として、ＡＬＤ法により保護膜として形成されるＡＬＯ膜を二層構造で形成する方法を採用する。そして、一層目のＡＬＯ膜については、強誘電体キャパシタのＰＺＴ膜からＰｂ脱離が起きずに、疲労特性が劣化せず、かつ、十分に酸素及び水が透過する厚さに形成し、且つ、成長温度を３５０℃以下、２００℃以上の範囲に設定してＡＬＤ法により形成することが好ましい。

また、一層目のＡＬＯ膜を酸素含有雰囲気中でアニールすることにより、ＰＺＴ膜中に吸蔵された水分とＡＬＯ膜自信の水分の除去と、ＰＺＴ膜中への酸素の供給とを同時に行う。この場合、上記のように膜厚を最適化すると、酸素含有アニールにより一層目のＡＬＯ膜の緻密化は促進されない。

さらに、一層目のＡＬＯ膜の上に二層目のＡＬＯ膜を形成した後に、一層目及び二層目の保護膜を酸素含有雰囲気中でアニールを施すことにより、二層目のＡＬＯ膜に酸素を供給して膜の緻密化を行う。この場合、事前に、一層目のＡＬＯ膜の形成後に、酸素アニールによりＰＺＴ膜中の水分を除去しているので、二層目のＡＬＯ膜の緻密化によってＰＺＴ膜が所謂蒸し焼き状態となることが回避される。

これにより、ＡＬＯ膜からなる保護膜の形成による強誘電体キャパシタの劣化が防止され、強誘電体メモリとしての機能を保つことが可能になり、高集積化した強誘電体キャパシタを有する半導体装置が得られる。

本発明者は、そのようなＡＬＯ形成条件の効果を確認するために複数の試料を作成し、それらをＴＤＳ法により測定したしたところ、図９に示すＰｂ脱離スペクトルの特性図が得られた。

ＴＤＳ用試料は、シリコン基板上に形成された厚さ１００ｎｍのＳｉＯ_２膜の上に、下部電極として厚さ２０ｎｍのＴｉ膜と厚さ１００ｎｍのＩｒ膜をスパッタリング法により順に形成した後に、下部電極の上に厚さ１００ｎｍのＰＺＴからなる強誘電体膜を有機金属ＣＶＤ（ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)）法により成膜し、さらに、強誘電体膜の上にＡＬＤ法によってＡＬＯ膜を形成した。

そのように、ＡＬＯ膜を強誘電体膜の上に形成したのは、図３Ｍに示した強誘電体キャパシタＱのうち強誘電体膜１９の側壁からＡＬＯ膜２６を通して出るＰｂ離脱の様子を調査するためである。

そのような試料として、ＡＬＯ膜の膜厚を１ｎｍ、２ｎｍ、４ｎｍ、７ｎｍと異ならせた４種類を作成した。
また、リファレンスとして、ＰＺＴ強誘電体膜の上にＡＬＯ膜を成膜しない試料を形成した。それらの５種類の試料は、シリコン基板を１ｃｍ×１ｃｍの大きさにカットして使用した。

ＴＤＳ法によれば、温度を示す横軸とイオン強度の縦軸の座標で描かれた昇温脱離曲線は質量数ごとに１本ずつ得られる。ここで、Ｐｂ^＋の質量数は、Ｍ／ｅ＝２０７となる。しかし、ＴＤＳ装置において、分析試料からの脱離ガスを検出する四重極型質量分析計（ＱＭＳ；Quadrupole Mass Spectrometer）がＭ／ｅ＝２００までしか対応していないので、Ｐｂ^＋について直接分析することはできない。そこで、２価イオンであるＰｂ^２＋に相当するＭ／ｅ＝１０３についての分析結果をプロットして図９の昇温脱離曲線を得た。

図９は、強誘電体キャパシタの表面においてＡＬＯ膜が形成されない試料と、ＡＬＯ膜が形成された試料について測定した昇温離脱曲線である。
図９で、「w/o ＡＬＯ」と表記したＡＬＯ膜の無い試料についての昇温離脱曲線は、温度上昇に伴って７００℃付近からＰｂ離脱を示すイオン強度が増大している。一方、「ＡＬＤ１ｎｍ」、「ＡＬＤ２ｎｍ」、「ＡＬＤ４ｎｍ」、「ＡＬＤ７ｎｍ」と表記したＡＬＯ膜の有る試料についての昇温離脱曲線は、温度上昇に伴って７４０℃付近までＰｂ脱離が抑制されている。

従って、ＡＬＯ膜を１ｎｍでも成膜することにより、Ｐｂ脱離の抑制効果が現れている。これらのことから、キャパシタ保護膜を強誘電体キャパシタＱ表面上に形成することにより強誘電体膜１９の構成元素の透過を実質的に防止できることがわかる。
なお、図９の横軸の温度は、分析試料を載置しているステージの温度を示しているのであって、分析試料の表面温度を直接に示しているのではない。

次に、ＡＬＯ膜の水分透過性について説明する。
本発明者のＴＤＳ法によって分析されたＨ_２Ｏの脱離スペクトルの特性を示す。分析には、図９の分析に使用したものと同じ構造の複数種類の分析試料を使用した。それらの分析試料をＴＤＳ分析することにより得られたイオン強度のうちＭ／ｅ＝１８を温度毎にプロットすると図１０に示す特性曲線が得られる。

図１０において、「w/o ＡＬＯ」と表記されたＡＬＯ膜の無い分析試料についての昇温離脱曲線は、温度上昇に伴って４５０℃付近からＨ_２Ｏ離脱を示すイオン強度が増大している。しかも、その昇温離脱曲線のイオン強度が図９に比べて非常に大きいことからも、ＰＺＴ強誘電体膜には相当の量の水分が吸蔵されていることがわかる。

これに対し、図１０において「ＡＬＤ７ｎｍ」で表記したように、厚さ７ｎｍのＡＬＯ膜を有する分析試料についての昇温離脱曲線は、ＡＬＯ膜の水に対するブロック効果により、５８０℃付近から高温方向にＨ_２Ｏ離脱を示すイオン強度が増大している。
そのため、厚さ７ｎｍのＡＬＯ膜をアニールすることによりＰＺＴ膜に蒸し焼きが起こって劣化し易くなることが類推できる。

一方、ＡＬＯ膜を７ｎｍよりも薄く成膜した分析試料は、厚さが薄いほどＡＬＯ膜及びＰＺＴ膜からの水の脱離が低い温度で起きていることが分かる。これらの結果は、実際の構造においては、ＡＬＯ膜が薄いほど蒸し焼きによるＰＺＴ膜の劣化が少ない構造が得られることを示している。
なお、図１０によれば、ＡＬＯ膜は７ｎｍよりも薄く形成することが望ましいことになるが、バッチ式ＣＶＤ装置の成長条件によってはＡＬＯ膜がよりポーラスになることがあり、この場合にはもう少し厚い１０ｎｍ以下が望ましい。

次に、ＴＭＡを用いたＡＬＤ法によって、強誘電体膜を劣化させない条件で、ＡＬＯ膜を形成することができることをＴＤＳ分析結果に基づいて説明する。
ＰＺＴ強誘電体膜を劣化する原因の１つに水素による還元があり、水素発生源としてＡＬＯ膜がある。従って、ＡＬＯ膜の形成時に発生する水素を捕捉することによって、その水素による影響、例えば、強誘電体メモリであれば強誘電体キャパシタを構成する強誘電体膜の受けるダメージを評価することができる。その評価のためにＴＤＳ法を用いることにより、そのダメージを定量的に示すことが可能となる。

分析試料として、シリコンウェーハ上に水素を吸蔵する性質を有するＴｉ膜をスパッタリング法により例えば膜厚１００ｎｍに形成した後に、Ｔｉ膜上にＡＬＤ法によりＡＬＯ膜を２０ｎｍの厚さに形成してなる積層構造を用いた。

Ｔｉ膜は、水素により膜質が劣化する膜のダメージ、即ち強誘電体メモリを構成する強誘電体膜のダメージを把握するために強誘電体膜を模して形成された。また、ＡＬＯ膜は、水素を含む雰囲気で成膜され、水素発生源となる。

分析試料では、強誘電体メモリの強誘電体キャパシタの上に実際に形成することを考えてＡＬＤ法によりＡＬＯ膜を成膜する。そして、シリコンウェーハを１ｃｍ×１ｃｍ角の大きさに切り出して複数の分析試料を作製する。

図１１は、ＴＤＳ分析によって得られた水素を示すM／ｅ＝２のＨ_２の脱離スペクトルを示す特性図であり、複数の成膜条件の違いにより得られたデータを重ね合わせたものである。
図１１において、「Ｂｌａｎｋ」と表記したものは、ＴＤＳ装置内のバックグラウンドを測定するために分析試料を入れないで昇温した時のデータである。そのバックグラウンドについては６５０℃まで昇温してもイオン強度が増大することは無かった。

また、図１１において、「スパッタＡＬＯ」で表記したように、スパッタリング法によりＡＬＯ膜をＴｉ膜上に成膜したＴＤＳ分析データは、５７０℃あたりに脱離ピークを持っている。これは、水素吸蔵膜であるＴｉ膜において、スパッタＡＬＯ成膜時における雰囲気水素がＴｉ膜中でＴｉ−Ｈ基となって吸蔵され、このＴｉ−Ｈ基のＨが互いに結合することでＨ_２ガスとなって脱離し、ピークが観察されたと考えられる。

この分析試料は、アルミナターゲットを用いて、Ａｒガス雰囲気中でスパッタしているので、特に水素発生源は無いが、スパッタ装置のチャンバー内で高真空中に残存する水素をＴｉ膜が吸蔵したものと考えられる。
これに対し、図１１において、「ＡＬＤ３００℃４０秒」で標記したように、ＡＬＤ法にてＡＬＯ膜をＴｉ膜上に成膜したＴＤＳ分析データは、５８０℃あたりに大きなＨ_２脱離ピークが観察された。

このことは、Ｔｉ膜を強誘電体膜であるＰＺＴ膜に置き換えて考えると、ＡＬＤ法によるＡＬＯ膜の成膜時に相当量のＨ_２がＰＺＴ膜中に浸入することを示している。なお、ＡＬＤ法による成膜条件として、基板温度を３００℃に設定し、図５に相当する１サイクルあたりの時間を４０秒に設定した。

一方、図１１において、「ＡＬＤ２５０℃６５秒」と「ＡＬＤ２５０℃４０秒」で標記したように、成膜温度を２５０℃とした２つの試験用試料については、１サイクルあたりの時間の相違にかかわらず、Ｈ_２脱離ピークの面積、即ち水素離脱積算量が「スパッタＡＬＯ」並みとなっていることが分かる。

スパッタリング法で成膜したＡＬＯ膜からの水素の脱離量は、ＰＺＴ膜に影響を与えないレベルと言えるので、基板温度２５０℃のＡＬＤ法により形成されたＡＬＯ膜は、強誘電体膜を劣化させない条件であることが分かる。

図１１において、成膜温度２５０℃のＡＬＤ法で成膜した試験用試料のＨ_２脱離ピークの位置が「スパッタＡＬＯ」より高温側の６００℃にシフトしているのは、ＡＬＤ法により形成されたＡＬＯ膜はスパッタリング法により形成されたＡＬＯ膜よりも緻密であって、水素拡散防止性能が高いことによる。即ち、Ｔｉ膜で生成されたＨ_２がその直上のＡＬＯ膜によってブロックされるので、Ｈ_２脱離が生じやすい温度が高くなるからである。

従って、強誘電体キャパシタを覆うＡＬＯ膜の形成方法としてＡＬＤ法を採用する場合には、２５０℃以下の成膜温度で形成することにより、水素発生量がスパッタ法並に少なくなることがわかる。

以上のことから、強誘電体キャパシタＱを覆う第１のＡＬＤ膜２６をＡＬＤ法により形成する場合には、成長温度を２００℃以上で４００℃未満、より好ましくは２５０℃以下に設定する。また、第１のＡＬＯ膜２６から水を離脱させるためにアニールすることが好ましい。さらに、強誘電体膜から金属元素、例えばＰｂの離脱を防止するためには、ＡＬＯ膜の形成は必須となるが、厚すぎると強誘電体膜が蒸し焼き状態となるので、その膜厚を０．１ｎｍより厚く且つ１０ｎｍ未満、好ましくは０．５ｎｍより厚く且つ７ｎｍ未満の厚さに設定することが好ましい。

一方、第１のＡＬＯ膜２６の上にＡＬＤ法により形成される第２のＡＬＯ膜２７は、第１のＡＬＯ膜２６と同様に強誘電体キャパシタＱの劣化を防止するために、第１のＡＬＯ膜２６と同様に、成長温度を２００℃以上で４００℃未満、より好ましくは２５０℃以下に設定する。また、第２のＡＬＯ膜２７は、その後の工程に発生する還元ガスの強誘電体キャパシタＱへの侵入を防止するために、１０ｎｍ以上であって７０ｎｍ以下の厚さに形成することが好ましい。

以上の実施形態において、スタック型強誘電体キャパシタを有する強誘電体メモリにおいて、強誘電体キャパシタを覆う保護膜として二層構造のＡＬＯ膜を形成するとともに、膜厚が適正化された一層目のＡＬＯ膜を介して強誘電体膜をアニールすることにより、強誘電体膜を構成する金属の離脱を防止しつつ強誘電体膜から水分を離脱するようにし、その後に、水素拡散防止を目的とした二層目のＡＬＯ膜を形成し、さらにアニールにより二層目のＡＬＯ膜の水分除去と水素のバリア機能を高めるようにした。

これにより形成された強誘電体キャパシタは、保護膜をアニールする際に劣化されることがなく、強誘電体メモリとしての機能を良好に保つことができる。
なお、上記の実施形態においては、スタック型の強誘電体キャパシタを有する半導体装置及びその製造方法について説明したが、図６に示したような雛壇型を採用してもよい。

以上説明した実施形態は典型例として挙げたに過ぎず、各構成要素を組み合わせること、その変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

図１Ａは、２Ｔ２Ｃ型の強誘電体メモリセルを示す回路図、図１Ｂは、１Ｔ１Ｃ型の強誘電体メモリセルを示す回路図である。 図２Ａ〜図２Ｅは、原子層堆積法によるアルミニウム酸化物成長サイクルの反応モデルである。 図３Ａ〜図３Ｃは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その１）である。 図３Ｄ〜図３Ｆは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その２）である。 図３Ｇ、図３Ｈは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その３）である。 図３Ｉ、図３Ｊは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その４）である。 図３Ｋ、図３Ｌは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その５）である。 図３Ｍ、図３Ｎは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その６）である。 図３Ｏ、図３Ｐは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その７）である。 図３Ｑ、図３Ｒは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その８）である。 図３Ｓ、図３Ｔは、本発明の実施形態に係る半導体装置の製造工程を示す断面図（その９）である。 図４は、本発明の実施形態に係る半導体装置の製造工程において用いられる成膜装置の一例を示す構成図である。 図５は、本発明の実施形態に係る半導体装置の製造工程において使用される原子層堆積法によるアルミニウム酸化物膜の形成を示すフローチャートである。 図６は、本発明の実施形態に係る半導体装置の製造工程においてキャパシタ保護膜の最適形成条件を調査するための試料を示す断面図である。 図７は、本発明の実施形態に係る半導体装置の製造工程においてアルミニウム酸化物膜により覆われる前の強誘電体キャパシタのアニール温度とスイッチング電荷量損失の関係を示す図である。 図８は、アニールされたアルミニウム酸化物膜と、アニールされないアルミニウム酸化物膜のそれぞれについての昇温脱離ガス分析法による測定結果に基づく温度と脱水量の関係を示す特性図である。 図９は、ＰＺＴ強誘電体膜をアルミニウム酸化物膜で覆う構造と覆わない構造のそれぞれについての昇温脱離ガス分析法による測定結果に基づくＰＺＴ強誘電体膜からの鉛の脱離と温度の関係を示す特性図である。 図１０は、ＰＺＴ強誘電体膜をアルミニウム酸化物膜で覆う構造と覆わない構造のそれぞれについての昇温脱離ガス分析法による測定結果に基づくＰＺＴ強誘電体膜からの水の脱離と温度の関係を示す特性図である。 図１１は、スパッタリング法によりチタン膜上に形成したアルミニウム酸化物膜と原子層堆積法によりチタン膜上に形成したアルミニウム酸化物膜のそれぞれについての昇温脱離ガス分析法による測定結果に基づくチタン膜からの水素の脱離と温度の関係を示す特性図である。

符号の説明

１ シリコン基板
２ａ、２ｂ ウェル
３ 素子分離絶縁膜（ＳＴＩ）
４ ゲート絶縁膜
５ａ、５ｂ ゲート電極
６ シリサイド層
７ａ、７ｂ、７ｃ エクステンション領域
８ａ、８ｂ、８ｃ 高濃度不純物拡散領域
９ａ、９ｂ、９ｃ ソース／ドレイン領域
１０ サイドウォール
１１ カバー絶縁膜
１２、２８、３０ 層間絶縁膜
１３、３１ グルー膜
１４、３２ Ｗ膜
１５ａ、１５ｂ、１５ｃ、３３ｂ プラグ電極
１６ａ Ｔｉ膜
１６ ＴｉＮ膜
１７ 酸素バリア膜
１８ 電極膜
１９ 強誘電体膜
２０、２１ 酸化イリジウム膜
２２ 貴金属膜
２３ ハードマスク
２４ 下部電極
２５ 上部電極
２６、２７、２９ ＡＬＯ（アルミニウム酸化物）膜
３３ａ ビアプラグ電極
３５ａ 金属配線
３５ｂ 金属パッド
Ｑ 強誘電体キャパシタ。

Claims (5)

1. 半導体基板の上方に下部電極膜、強誘電体膜及び上部電極膜を形成する工程と、
   前記上部電極膜、前記強誘電体膜及び前記下部電極膜をパターニングすることにより強誘電体キャパシタを形成する工程と、
   所定条件下でのアニールにより前記強誘電体膜内の構成元素を実質的に透過させず且つ水及び酸素を透過させる厚さを有する第１の保護膜を前記強誘電体キャパシタの表面上に形成する工程と、
   第１の酸素含有雰囲気内の前記所定条件下で前記第１の保護膜をアニールする工程と、
   前記第１の保護膜の上に第２の保護膜を形成する工程と、
   前記第２の保護膜を第２の酸素含有雰囲気中でアニールする工程と
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の保護膜は、数原子層以上、１０ｎｍ以下の厚さに形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１の保護膜は原子層堆積法により形成されたアルミニウム酸化物膜であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記第１の保護膜の成長温度は２００℃以上、３５０℃以下に設定されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第２の保護膜は、前記第１の保護膜よりも厚いことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
   

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