KR20240043294A

KR20240043294A - 적층형 공통 모드 필터

Info

Publication number: KR20240043294A
Application number: KR1020220122183A
Authority: KR
Inventors: 임병국
Original assignee: 주식회사 아모텍
Priority date: 2022-09-27
Filing date: 2022-09-27
Publication date: 2024-04-03
Also published as: WO2024071719A1

Abstract

본 개시에서는 2채널을 구성하는 복수의 코일 패턴을 구비한 전극층의 상면과 하면에 제1 커패시턴스층 및 제2 커패시턴스층을 각각 배치된 적층형 공통 모드 필터를 제시한다. 제시된 적층형 공통 모드 필터는 전극층을 사이에 두고 대칭되도록 구성된 제1 커패시턴스층 및 제2 커패시턴스층을 포함하고, 제1 커패시턴스층 및 제2 커패시턴스층은 접지 패턴 및 커패시터 패턴이 교대로 적층된 구조로 형성되고, 코일 패턴들이 형성하는 폴과 함께 커패시턴스층과 코일 패턴에 의한 추가 폴이 형성되어 광대역 특성을 구현한다.

Description

적층형 공통 모드 필터{MULTILAYER COMMON MODE FILTER}

본 발명은 고속 신호 라인이 적용된 전자 기기에서 차동 모드(Differential Mode)의 신호 전류를 통과시키고, 공통 모드(Common mode)의 노이즈 전류를 제거하는 적층형 공통 모드 필터에 관한 것이다.

일반적으로 휴대 단말은 디지털 데이터 전송 규격으로서 MIPI(Mobile Industry Processor Interface) D-PHY 규격을 채용하고 있다. MIPI D-PHY 규격은 휴대 단말의 메인 회로와 디스플레이 또는 카메라를 연결하는 디지털 데이터 전송 규격으로, 복수의 전송 라인을 이용한 차동 신호로 데이터를 전송하는 방식이다.

휴대 단말 내에서 송수신되는 데이터가 급속히 커짐에 따라, 휴대 단말은 MIPI D-PHY보다 고속으로 데이터를 송수신할 수 있는 전송 방식을 필요로 하고 있다.

이에, 최근 휴대 단말 업계에서는 MIPI C-PHY 규격을 휴대 단말에 적용하는 연구가 진행되고 있다. MIPI C-PHY 규격은 복수의 전송 라인을 이용하여, 송신측으로부터 각 전송 라인에 상이한 전압을 보내고, 수신측에서 각 라인간의 차분을 취함으로써 차동 출력하는 방식이다.

이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된　종래 기술이 아닌 사항을 포함할 수 있다.

한국공개특허 제10-2018-0044812호(명칭: 적층 공통 모드 필터)

본 발명은 상기한 사정을 감안하여 제안된 것으로 전극층의 상부 및 하부에 커패시턴스층을 각각 적층하여 광대역 특성을 구현하면서 각 채널을 구성하는 코일 패턴들의 저항 및 인덕턴스를 균일하게 형성하도록 한 적층형 공통 모드 필터를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 전극층, 제1 커패시턴스층 및 제2 커패시턴스층이 적층된 적층체로, 상면, 하면, 제1 측면, 제1 측면과 대향되는 제2 측면, 제3 측면 및 제3 측면과 대향되는 제4 측면을 갖는 필터 적층체를 포함하고, 전극층은 복수의 코일 패턴을 구비한 적층체로 구성되고, 제1 커패시턴스층은 커패시터 패턴 및 접지 패턴을 구비한 적층체로 구성되어 전극층의 상부에 배치되고, 제2 커패시턴스층은 커패시터 패턴 및 접지 패턴을 구비한 적층체로 구성되어 전극층의 하부에 배치되고, 제1 커패시턴스층 및 제2 커패시턴스층은 커패시터 패턴이 복수의 코일 패턴 중에서 하나 이상과 중첩되어 추가 커패시턴스를 형성하도록 구성될 수 있다.

전극층은 제1 시트, 제1 시트의 제1 면에 배치된 제1 코일 패턴, 제1 시트의 하부에 배치된 제2 시트, 제2 시트의 제1 면에 배치된 제2 코일 패턴, 제1 시트 및 제2 시트 사이에 개재된 제3 시트, 제3 시트의 제1 면에 배치된 제3 코일 패턴. 제2 시트 및 제3 시트 사이에 개재된 제4 시트 및 제4 시트의 제1 면에 배치된 제4 코일 패턴을 포함할 수 있다. 이때, 제1 코일 패턴의 제1 단부는 제1 비아 홀을 통해 제2 코일의 제1 단부와 연결되고, 제1 코일 패턴의 제2 단부는 필터 적층체의 제2 측면으로 노출되고, 제2 코일 패턴의 제1 단부는 제1 비아 홀을 통해 제1 코일의 제1 단부와 연결되고, 제2 코일 패턴의 제2 단부는 필터 적층체의 일측면과 대향되는 필터 적층체의 제1 측면으로 노출되고, 제3 코일 패턴의 제1 단부는 제2 비아 홀을 통해 제4 코일의 제1 단부와 연결되고, 제3 코일 패턴의 제2 단부는 필터 적층체의 제1 측면으로 노출되고, 제4 코일 패턴의 제1 단부는 제1 비아 홀을 통해 제1 코일의 제1 단부와 연결되고, 제2 코일 패턴의 제2 단부는 필터 적층체의 제1 측면과 대향되는 필터 적층체의 제2 측면으로 노출될 수 있다.

제1 코일 패턴의 제1 단부는 제1 시트, 제3 시트 및 제4 시트를 관통하는 제1 비아 홀을 통해 제2 코일 패턴의 제1 단부와 연결되고, 제1 코일 패턴 및 제2 코일 패턴은 제1 비아 홀을 통해 연결되어 제1 채널을 구성하는 제1 코일을 형성할 수 있다. 이때, 제3 코일 패턴의 제1 단부는 제3 시트를 관통하는 제2 비아 홀을 통해 제4 코일 패턴의 제1 단부와 연결되고, 제3 코일 패턴 및 제4 코일 패턴은 제2 비아 홀을 통해 연결되어 제2 채널을 구성하는 제2 코일을 형성할 수 있다.

제1 커패시턴스층의 커패시터 패턴 및 접지 패턴은 전극층을 사이에 두고 제2 커패시턴스층의 커패시터 패턴 및 접지 패턴과 대칭되도록 구성될 수 있다.

제1 커패시턴스층 및 제2 커패시턴스층은 N개의 제5 시트 및 N개의 제6 시트가 교대로 적층된 적층체로 구성되고, 제5 시트에는 복수의 커패시터 패턴이 배치되고, 제6 시트에는 접지 패턴이 배치될 수 있다. 이때, 제1 커패시턴스층은 제6 시트가 제5 시트의 상부에 적층되어, 제1 커패시턴스층의 최상부에 제6 시트가 배치되고, 제1 커패시턴스층의 최하부에 제5 시트가 배치되고, 제2 커패시턴스층은 제5 시트가 제6 시트의 상부에 배치되도록 적층되어, 제2 커패시턴스층의 최상부에 제5 시트가 배치되고, 제2 커패시턴스층의 최하부에 제6 시트가 배치될 수 있다.

제1 커패시턴스층 및 제2 커패시턴스층은 N개의 제5 시트 및 N+1개의 제6 시트가 교대로 적층된 적층체로 구성되고, 제5 시트에는 복수의 커패시터 패턴이 배치되고, 제6 시트에는 접지 패턴이 배치될 수도 있다. 이때, 제1 커패시턴스층 및 제2 커패시턴스층은 인접한 두 개의 제6 시트 사이에 하나의 제5 시트가 개재되도록 적층되고, 제1 커패시턴스층 및 제2 커패시턴스층은 최상부 및 최하부에 제6 시트가 배치될 수 있다.

커패시터 패턴은 제5 시트의 제1 면에 배치된 제1 커패시터 패턴, 제5 시트의 제1 면에 배치되고, 제1 커패시터 패턴과 이격되도록 배치된 제2 커패시터 패턴, 제5 시트의 제1 면에 배치되고, 제1 커패시터 패턴 및 제2 커패시터 패턴과 이격되도록 배치된 제3 커패시터 패턴 및 제5 시트의 제1 면에 배치되고, 제1 커패시터 패턴 내지 제3 커패시터 패턴과 이격되도록 배치된 제4 커패시터 패턴을 포함하고, 제1 커패시터 패턴의 제1 단부는 제3 커패시터 패턴의 제1 단부와 마주하도록 배치되고, 제2 커패시터 패턴의 제1 단부는 제4 커패시터 패턴의 제1 단부와 마주하도록 배치될 수 있다. 이때, 제1 커패시터 패턴의 제2 단부 및 제2 커패시터 패턴의 제2 단부는 필터 적층체의 제1 측면으로 노출되고, 제3 커패시터 패턴의 제2 단부 및 제4 커패시터 패턴의 제2 단부는 필터 적층체의 제2 측면으로 노출될 수 있다.

접지 패턴은 제6 시트의 제1 면에 배치된 판상의 제1 패턴, 제6 시트의 제1 면에 배치된 제2 패턴 및 제6 시트의 제1 면에 배치된 제3 패턴을 포함하고, 제2 패턴의 제1 단부는 제1 패턴의 일변과 연결되고, 제2 패턴의 제2 단부는 필터 적층체의 제3 측면으로 노출되고, 제3 패턴의 제1 단부는 제1 패턴의 일변과 대향되는 제1 패턴의 타변과 연결되고, 제3 패턴의 제2 단부는 필터 적층체의 제4 측면으로 노출될 수 있다.

본 발명의 실시 예에 따른 적층형 공통 모드 필터는 필터 적층체의 제1 측면과 대향되는 필터 적층체의 제2 측면에 배치되고, 필터 적층체의 제2 측면으로 노출된 제1 코일 패턴과 연결된 제1 외부 전극, 필터 적층체의 제2 측면에 배치되고, 필터 적층체의 제2 측면으로 노출된 제4 코일 패턴과 연결된 제2 외부 전극, 필터 적층체의 제1 측면에 배치되고, 필터 적층체의 제1 측면으로 노출된 제2 코일 패턴과 연결된 제3 외부 전극 및 필터 적층체의 제1 측면에 배치되고, 필터 적층체의 제1 측면으로 노출된 제3 코일 패턴과 연결된 제4 외부 전극을 더 포함할 수 있다. 이때, 제1 외부 전극은 필터 적층체의 제2 측면으로 노출된 제3 커패시터 패턴과 더 연결되고, 제2 외부 전극은 필터 적층체의 제2 측면으로 노출된 제4 커패시터 패턴과 더 연결되고, 제3 외부 전극은 필터 적층체의 제1 측면으로 노출된 제1 커패시터 패턴과 더 연결되고, 제4 외부 전극은 필터 적층체의 제1 측면으로 노출된 제2 커패시터 패턴과 더 연결될 수 있다.

본 발명의 실시 예에 따른 적층형 공통 모드 필터는 필터 적층체의 제3 측면에 배치되고, 필터 적층체의 제3 측면으로 노출된 접지 패턴의 제2 패턴과 연결된 제5 외부 전극 및 필터 적층체의 제3 측면과 대향되는 필터 적층체의 제4 측면에 배치되고, 필터 적층체의 제4 측면으로 노출된 접지 패턴의 제3 패턴과 연결된 제6 외부 전극을 더 포함할 수 있다.

본 발명에 의하면, 적층형 공통 모드 필터는 각 채널을 구성하는 코일 패턴들 사이의 거리(간격)가 일정하게 할 수 있어, 각 채널을 구성하는 코일 패턴들의 저항 및 인덕턴스를 균일하게 유지할 수 있는 효과가 있다.

또한, 적층형 공통 모드 필터는 전극 적층체의 상부 및 하부에 커패시턴스층을 배치함으로써, 공통 모드 감쇠(Common mode Attenuation) 특성에 추가적인 노치(Notch)를 형성하여 감쇠(Attenuation) 대역을 확장할 수 있는 효과가 있다.

또한, 적층형 공통 모드 필터는 전극 적층체의 코일 패턴들이 형성하는 폴(Pole)과 함께 커패시턴스층과 코일 패턴에 의한 추가 폴(Pole, 즉, 추가 커패시턴스)이 형성되어 광대역 특성을 구현할 수 있는 효과가 있다.

또한, 적층형 공통 모드 필터는 각 채널 간의 거리(간격)를 일정하게 구성하여 코일 패턴들의 인덕턴스 특성 변화를 최소화할 수 있는 효과가 있다.

또한, 적층형 공통 모드 필터는 제1 코일 및 제2 코일 간의 자기 결합(즉, 전자기적 커플링)을 향상시키고, 차동 신호의 열화를 최소화할 수 있는 효과가 있다.

도 1은 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 사시도.
도 2는 도 1의 필터 적층체를 설명하기 위한 사시도.
도 3 내지 도 7은 도 2의 전극층의 일례를 설명하기 위한 분해 사시도.
도 8 내지 도 12는 도 2의 제1 커패시턴스층 및 제2 커패시턴스층을 설명하기 위한 도면.
도 13은 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 커패시턴스층의 적층 구조 변경에 따른 주파수 특성 변화를 설명하기 위한 도면.
도 14는 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 등가 회로를 표시한 도면.
도 15은 본 발명의 실시 예에 따른 적층형 공통 모드 필터의 주파수 특성을 설명하기 위한 도면.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.

실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위　또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.

도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.

도 1을 참조하면, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 필터 적층체(110), 제1 외부 전극(120), 제2 외부 전극(130), 제3 외부 전극(140), 제4 외부 전극(150), 제5 외부 전극(160) 및 제6 외부 전극(170)을 포함하여 구성된다. 여기서, 적층형 공통 모드 필터는 2 채널의 C-PHY 공통 모드 필더(Common Mode Filter)로 동작하는 것을 일례로 한다.

도 2를 참조하면, 필터 적층체(110)는 전극층(200), 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)이 적층된 적층체이다.

전극층(200)은 복수의 코일 패턴이 형성된 적층체로 구성된다. 이때, 전극층(200)의 상부에는 페라이트(ferrite) 등으로 형성된 자성층이 더 적층될 수 있다.

전극층(200)은 코일 패턴이 형성된 복수의 시트들이 적층되어 구성된다. 복수의 시트들에 형성된 코일 패턴들은 서로 다른 채널을 구성한다.

도 3을 참조하면, 전극층(200)은 코일 패턴이 형성된 복수의 시트들이 적층되어 구성되며, 제1 시트(210), 제1 시트(210)의 하부에 배치된 제2 시트(220), 제1 시트(210) 및 제2 시트(220) 사이에 개재된 제3 시트(230) 및 제2 시트(22) 및 제3 시트(230) 사이에 개재된 제4 시트(240)를 포함하여 구성된다.

도 4를 참조하면, 제1 시트(210)는 전극층(200)의 최상부에 배치된다. 제1 시트(210)에는 제1 채널을 구성하는 제1 코일 패턴(211)이 배치된다.

제1 코일 패턴(211)은 제1 시트(210)의 상면에 배치된다. 제1 코일 패턴(211)은 제1 시트(210)의 중심을 복수 회 권회하는 루프를 형성한다.

제1 코일 패턴(211)의 제1 단부(211a)는 제1 시트(210)의 중심에 인접하도록 배치된다. 제1 코일 패턴(211)의 제1 단부(211a)는 제1 비아 홀(V1)을 통해 제2 시트(220)에 형성된 코일 패턴과 연결된다.

제1 비아 홀(V1)은 제1 시트(210)의 중심에 인접하고, 제1 코일 패턴(211)의 제1 단부(211a)에 배치된다. 제1 비아 홀(V1)은 제1 시트(210), 제3 시트(230) 및 제4 시트(240)를 관통하도록 형성되어, 제1 코일 패턴(211)과 제2 시트(220)에 형성된 코일 패턴을 연결한다.

제1 코일 패턴(211)의 제2 단부(211b)는 제1 시트(210)의 제1 변과 대향되는 제1 시트(210)의 제2 변과 동일선상에 위치하도록 배치된다. 이에, 제1 코일 패턴(211)의 제2 단부(211b)는 필터 적층체(110)의 제2 측면(S2)으로 노출된다. 여기서, 필터 적층체(110)의 제2 측면(S2)은 필터 적층체(110)의 제1 측면(S1)과 대향되는 측면이다.

도 5를 참조하면, 제2 시트(220)는 제1 시트(210)의 하부에 배치된다. 제2 시트(220)에는 제1 시트(210)의 제1 코일 패턴(211)과 함께 제1 채널을 구성하는 제2 코일 패턴(221)이 배치된다.

제2 코일 패턴(221)은 제2 시트(220)의 상면에 배치된다. 제2 코일 패턴(221)은 제2 시트(220)의 중심을 복수 회 권회하는 루프를 형성한다.

제2 코일 패턴(221)의 제1 단부(221a)는 제2 시트(220)의 중심에 인접하도록 배치된다. 제2 코일 패턴(221)의 제1 단부(221a)는 제1 비아 홀(V1)을 통해 제1 시트(210)에 형성된 제1 코일 패턴(211)의 제1 단부(211a)와 연결된다. 그에 따라, 제1 코일 패턴(211) 및 제2 코일 패턴(221)은 제1 채널을 구성한다.

제2 코일 패턴(221)의 제2 단부(221b)는 제2 시트(220)의 제1 변과 동일선상에 위치하도록 배치된다. 이에, 제2 코일 패턴(221)의 제2 단부(221b)는 필터 적층체(110)의 제1 측면(S1)으로 노출된다.

도 6을 참조하면, 제3 시트(230)는 제1 시트(210) 및 제2 시트(220) 사이에 개재된다. 제3 시트(230)에는 제2 채널을 구성하는 제3 코일 패턴(231)이 배치된다.

제3 코일 패턴(231)은 제3 시트(230)의 상면에 배치된다. 제3 코일 패턴(231)은 제3 시트(230)의 중심을 복수 회 권회하는 루프를 형성한다.

제3 코일 패턴(231)의 제1 단부(231a)는 제3 시트(230)의 중심에 인접하도록 배치된다. 제3 코일 패턴(231)의 제1 단부(231a)는 제2 비아 홀(V2)을 통해 제4 시트(240)에 형성된 코일 패턴과 연결된다.

제2 비아 홀(V2)은 제3 시트(230)의 중심에 인접하고, 제3 코일 패턴(231)의 제1 단부(231a)에 배치된다. 제2 비아 홀(V2)은 제3 시트(230)를 관통하도록 형성되어, 제3 코일 패턴(231)과 제4 시트(240)에 형성된 코일 패턴을 연결한다.

제3 코일 패턴(231)의 제2 단부(231b)는 제3 시트(230)의 제1 변과 동일선상에 위치하도록 배치된다. 이에, 제3 코일 패턴(231)의 제2 단부(231b)는 필터 적층체(110)의 제1 측면으로 노출된다.

제3 시트(230)에는 제3 코일 패턴(231)의 제1 단부(231a)와 이격된 제1 비아 홀(V1)이 형성된다. 제3 시트(230)의 제1 비아 홀(V1)은 제4 시트(240)의 제1 비아 홀(V1)과 제1 코일 패턴(211)의 제1 단부(211a)를 연결한다.

도 7을 참조하면, 제4 시트(240)는 제3 시트(230)의 하부에 배치되어 제2 시트(220) 및 제3 시트(230) 사이에 개재된다. 제4 시트(240)에는 제3 코일 패턴(231)과 함께 제2 채널을 구성하는 제4 코일 패턴(241)이 배치된다.

제4 코일 패턴(241)은 제4 시트(240)의 상면에 배치된다. 제4 코일 패턴(241)은 제4 시트(240)의 중심을 복수 회 권회하는 루프를 형성한다.

제4 코일 패턴(241)의 제1 단부(241a)는 제4 시트(240)의 중심에 인접하도록 배치된다. 제4 코일 패턴(241)의 제1 단부(241a)는 제2 비아 홀(V2)을 통해 제3 코일 패턴(231)의 제1 단부(231a)와 연결된다.

제4 코일 패턴(241)의 제2 단부(241b)는 제4 시트(240)의 제1 변과 대향되는 제4 시트(240)의 제2 변과 동일선상에 위치하도록 배치된다. 이에, 제4 코일 패턴(241)의 제2 단부(241b)는 필터 적층체(110)의 제2 측면(S2)으로 노출된다.

제4 시트(240)에는 제4 코일 패턴(241)의 제1 단부(241a)와 이격된 제1 비아 홀(V1)이 형성된다. 제4 시트(240)의 제1 비아 홀(V1)은 제3 시트(230)의 제1 비아 홀(V1)과 제4 코일 패턴(241)의 제1 단부(241a)를 연결한다.

한편, 전극층(200)을 구성하는 시트들에 형성된 코일 패턴 및 단자 패턴은 다양한 형상으로 변형될 수 있다. 전극층(200)은 코일 패턴이 형성하는 루프의 형상, 단부가 노출되는 위치 등이 다양한 형태로 변형될 수 있다. 다만, 제1 코일 패턴(211), 제2 코일 패턴(221), 제3 코일 패턴(231) 및 제4 코일 패턴(241)이 적층되는 순서는 도면에 도시된 순서를 유지한다.

전극층(200)은 제1 코일 패턴(211), 제2 코일 패턴(221), 제3 코일 패턴(231) 및 제4 코일 패턴(241)을 포함하여 구성된다. 이때, 제1 코일 패턴(211)과 제2 코일 패턴(221)은 제1 채널을 구성하는 제1 코일을 형성하고, 제3 코일 패턴(231) 및 제4 코일 패턴(241)은 제2 채널을 구성하는 제2 코일을 형성한다.

이를 통해, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 각 채널을 구성하는 코일 패턴들 사이의 거리(간격)가 일정하게 할 수 있어, 각 채널을 구성하는 코일 패턴들의 저항 및 인덕턴스를 균일하게 유지할 수 있다.

제1 커패시턴스층(300a)은 접지 패턴과 복수의 커패시터 패턴이 형성된 적층체로 구성된다. 제1 커패시턴스층(300a)은 전극층(200)의 상부에 배치된다. 이때, 제1 커패시턴스층(300a)은 전극층(200)과의 사이에 페라이트 등으로 형성된 자성층이 개재된 상태로 전극층(200)의 상부에 적층될 수 있다. 제1 커패시턴스층(300a)의 상부에도 페라이트 등으로 형성된 자성층이 더 적층될 수 있다.

제2 커패시턴스층(300b)은 접지 패턴과 복수의 커패시터 패턴이 형성된 적층체로 구성된다. 제2 커패시턴스층(300b)은 전극층(200)의 하부에 배치된다. 이때, 제2 커패시턴스층(300b)은 전극층(200)과의 사이에 페라이트 등으로 형성된 자성층이 개재된 상태로 전극층(200)의 하부에 적층될 수 있다. 제2 커패시턴스층(300b)의 하부에도 페라이트 등으로 형성된 자성층이 더 적층될 수 있다.

도 8 및 도 9를 참조하면, 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)은 복수의 커패시터 패턴(311)이 형성된 2개의 제5 시트(310) 및 접지 패턴이 형성된 2개의 제6 시트(320)가 교대로 적층된 SGSG 적층 구조로 구성될 수 있다.

이때, 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)은 전극층(200)을 사이에 두고 대칭되도록 배치된다.

일례로, 도 8을 참조하면, 제1 커패시턴스층(300a)은 제6 시트(320)의 하부에 제5 시트(310)가 적층되고, 제5 시트(310)의 하부에 다른 제6 시트(320)가 적층되고, 다른 제6 시트(320)의 하부에 다른 제5 시트(310)가 적층되어 구성된다. 이에, 제1 커패시턴스층(300a)의 최상부에는 제6 시트(320)가 배치되고, 제1 커패시턴스층(300a)의 최하부에는 제5 시트(310)가 배치된다.

도 9를 참조하면, 제2 커패시턴스층(300b)은 제5 시트(310)의 하부에 제6 시트(320)가 적층되고, 제6 시트(320)의 하부에 다른 제5 시트(310)가 적층되고, 다른 제5 시트(310)의 하부에 다른 제6 시트(320)가 적층되어 구성된다. 이에, 제2 커패시턴스층(300b)의 최상부에는 제5 시트(310)가 배치되고, 제2 커패시턴스층(300b)의 최하부에는 제6 시트(320)가 배치된다.

제5 시트(310)의 상면에는 복수의 커패시터 패턴(311)이 배치된다. 복수의 커패시터 패턴(311)은 전극층(200)에 포함된 코일 패턴과 중첩되도록 배치된다. 복수의 커패시터 패턴(311)과 코일 패턴 사이에는 추가 정전 용량이 형성된다.

이를 통해, 복수의 커패시터 패턴(311)은 공통 모드 감쇠(Common mode Attenuation) 특성에 추가적인 노치(Notch)를 형성하여 감쇠(Attenuation) 대역을 확장하여 적층형 공통 모드 필터가 대략 1Ghz 내지 10GHz 사이에서 감쇠 대역을 갖는 광대역 특성을 갖도록 한다.

커패시터 패턴(311)은 적층형 공통 모드 필터의 입력단 및 출력단에 배치되는 복수의 패턴으로 구성된다.

일례로, 도 10을 참조하면, 제5 시트(310)에는 제1 커패시터 패턴(312), 제2 커패시터 패턴(313), 제3 커패시터 패턴(314) 및 제4 커패시터 패턴(315)이 형성된다.

이때, 제1 커패시터 패턴(312) 및 제2 커패시터 패턴(313)은 적층형 공통 모드 필터의 입력단(즉, 필터 적층체(110)의 제1 측면(S1))에 배치되고, 제3 커패시터 패턴(314) 및 제4 커패시터 패턴(315)은 적층형 공통 모드 필터의 출력단(즉, 필터 적층체(110)의 제2 측면(S2))에 배치된다.

제1 커패시터 패턴(312)은 제5 시트(310)의 상면에 배치된다. 제1 커패시터 패턴(312)의 제1 단부(312a)는 제5 시트(310)의 중심에 인접하도록 배치된다. 제1 커패시터 패턴(312)의 제2 단부(312b)는 제5 시트(310)의 제1 변과 동일선상에 위치하도록 배치된다. 그에 따라, 제1 커패시터 패턴(312)은 필터 적층체(110)의 제1 측면(S1)으로 노출된다.

제2 커패시터 패턴(313)은 제1 커패시터 패턴(312)과 이격되도록 제5 시트(310)의 상면에 배치된다. 제2 커패시터 패턴(313)의 제1 단부(313a)는 제5 시트(310)의 중심에 인접하도록 배치된다. 제2 커패시터 패턴(313)의 제2 단부(313b)는 제5 시트(310)의 제1 변과 동일선상에 위치하도록 배치된다. 그에 따라, 제2 커패시터 패턴(313)은 필터 적층체(110)의 제1 측면(S1)으로 노출된다.

제3 커패시터 패턴(314)은 제5 시트(310)의 상면에 배치된다. 제3 커패시터 패턴(314)의 제1 단부(314a)는 제5 시트(310)의 중심에 인접하도록 배치되며, 제1 커패시터 패턴(312)의 제1 단부(312a)와 마주하도록 배치된다. 제3 커패시터 패턴(314)의 제2 단부(314b)는 제5 시트(310)의 제2 변과 동일선상에 위치하도록 배치된다. 그에 따라, 제3 커패시터 패턴(314)은 필터 적층체(110)의 제2 측면(S2)으로 노출된다.

제4 커패시터 패턴(315)은 제3 커패시터 패턴(314)과 이격되도록 제5 시트(310)의 상면에 배치된다. 제4 커패시터 패턴(315)의 제1 단부(315a)는 제5 시트(310)의 중심에 인접하도록 배치되며, 제2 커패시터 패턴(313)의 제1 단부(313a)와 마주하도록 배치된다. 제4 커패시터 패턴(315)의 제2 단부(315b)는 제5 시트(310)의 제2 변과 동일선상에 위치하도록 배치된다. 그에 따라, 제4 커패시터 패턴(315)은 필터 적층체(110)의 제2 측면(S2)으로 노출된다.

한편, 커패시터 패턴(311)은 적층형 공통 모드 필터의 입력단(즉, 필터 적층체(110)의 제1 측면(S1))으로 제3 커패시터 패턴(314) 및 제4 커패시터 패턴(315)이 노출되고, 적층형 공통 모드 필터의 출력단(즉, 필터 적층체(110)의 제2 측면)으로, 제1 커패시터 패턴(312) 및 제2 커패시터 패턴(313)이 노출되도록 구성될 수도 있다.

도 11을 참조하면, 제6 시트(320)에는 접지 패턴(321)이 배치된다. 접지 패턴(321)은 제6 시트(320)의 상면에 배치된다. 접지 패턴(321)은 제1 패턴(321a), 제2 패턴(321b), 제3 패턴(321c)을 포함하여 구성될 수 있다.

제1 패턴(321a)은 판상으로 형성되어 제6 시트(320)의 상면 중앙에 배치되며, 제6 시트(320)의 네 변들과 이격되도록 배치된 아일랜드 패턴으로 형성될 수 있다.

제2 패턴(321b)은 제1 패턴(321a)의 제3 변으로부터 연장되어 제6 시트(320)의 제3 변과 동일선상에 위치하도록 배치된다. 즉, 제2 패턴(321b)의 제1 단부는 제1 패턴(321a)의 제3 변과 연결되고, 제2 패턴(321b)의 제2 단부는 제6 시트(320)의 제3 변과 동일 선상에 위치하도록 배치된다.

제3 패턴(321c)은 제1 패턴(321a)의 제4 변으로부터 연장되어 제6 시트(320)의 제4 변과 동일선상에 위치하도록 배치된다. 즉, 제3 패턴(321c)의 제1 단부는 제1 패턴(321a)의 제4 변과 연결되고, 제3 패턴(321c)의 제2 단부는 제6 시트(320)의 제4 변과 동일 선상에 위치하도록 배치된다.

이에, 제2 패턴(321b) 및 제3 패턴(321c)은 제1 패턴(321a)을 사이에 두고 대칭되는 형상을 갖고, 접지 패턴(321)은 필터 적층체(110)의 제3 측면(S3) 및 제4 측면(S4)으로 노출된다.

도 12를 참조하면, 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)은 복수의 커패시터 패턴(311)이 형성된 2개의 제5 시트(310) 및 접지 패턴(321)이 형성된 3개의 제6 시트(320)가 교대로 적층된 GSGSG 적층 구조로 구성될 수 있다. 즉, 커패시턴스층(300)은 3개의 제6 시트(320)가 차례로 적층되고, 인접한 2개의 제6 시트(320) 사이에 제5 시트(310)가 개재되도록 적층되어 구성될 수도 있다. 이때, 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)은 필터 적층체(110)를 사이에 두고 대칭되도록 구성된다.

적층형 공통 모드 필터의 추가 폴의 위치는 커패시턴스에 의해 조절된다. 이에, 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)에 포함된 접지 패턴(321) 및 커패시터 패턴(311)의 개수, 형상, 배치 위치 등은 추가 폴의 위치에 따라 달라질 수 있다.

본 발명의 실시 예에 따른 적층형 공통 모드 필터는 2개의 접지 시트와 2개의 커패시턴스 시트가 적층된 커패시턴스층을 포함한 적층형 공통 모드 필터(SGSG 구조)와 3개의 접지 시트와 2개의 커패시턴스 시트가 적층된 커패시터층을 포함한 적층형 공통 모드 필터(GSGSG 구조)로 구성될 수 있다. 여기서, 접지 시트는 제6 시트(320)에 대응되고, 커패시턴스 시트는 제5 시트(310)에 대응된다.

도 13을 참조하면, 본 발명의 실시 예에 따른 적층형 공통 모드 필터(SGSG 구조 및 GSGSG 구조)에서, 차동 모드의 삽입 손실(Sdd21)은 대략 100MHz 이상의 주파수 대역에서 -3dB 이상이고, 공통 모드 감쇠(Scc21)는 대략 100MHz 이상의 주파수 대역에서 대략 -10 dB 이하를 유지한다.

SGSG 구조의 적층형 공통 모드 필터의 2차 공진점(RP1)은 1Gh보다 높은 제1 주파수에서 형성되고, GSGSG 구조의 적층형 공통 모드 필터의 2차 공진점(RP2)은 1Gh보다 높고 제1 주파수보다 낮은 제2 주파수에서 형성된다.

이를 통해, 적층형 공통 모드 필터의 2차 공진점은 커패시턴스층(300a, 300b)에 커패시터 패턴 및/또는 접지 패턴이 추가되면 상대적으로 낮은 주파수로 이동하고, 커패시터 패턴 및/또는 접지 패턴을 감소하면 상대적으로 높은 주파수로 이동하는 것을 알 수 있다.

이에, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 커패시턴스층(300a, 300b)를 구성하는 커패시터 패턴 및 접지 패턴의 개수(또는, 적층 수)를 조절하여 제품에서 요구되는 필터 대역을 가변할 수 있다.

제1 외부 전극(120)은 필터 적층체(110)의 제2 측면에 배치된다. 제1 외부 전극(120)은 필터 적층체(110)의 제3 측면에 인접하도록 배치된다. 제1 외부 전극(120)은 필터 적층체(110)의 제2 측면으로 노출된 제1 코일 패턴(211)의 제2 단부(211b) 및 제3 커패시터 패턴(314)들의 제2 단부(314b)들과 연결된다. 제1 외부 전극(120)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.

제2 외부 전극(130)은 필터 적층체(110)의 제2 측면에 배치된다. 제2 외부 전극(130)은 필터 적층체(110)의 제4 측면에 인접하도록 배치된다. 제2 외부 전극(130)은 필터 적층체(110)의 제2 측면으로 노출된 제4 코일 패턴(241)의 제2 단부(241b) 및 제4 커패시터 패턴(315)의 제2 단부(315b)와 연결된다. 제2 외부 전극(130)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.

제3 외부 전극(140)은 필터 적층체(110)의 제1 측면에 배치된다. 제3 외부 전극(140)은 필터 적층체(110)의 제3 측면에 인접하도록 배치된다. 제3 외부 전극(140)은 필터 적층체(110)의 제1 측면으로 노출된 제2 코일 패턴(221)의 제2 단부(221b) 및 제1 커패시터 패턴(312)의 제2 단부(312b)와 연결된다. 제3 외부 전극(140)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.

제4 외부 전극(150)은 필터 적층체(110)의 제1 측면에 배치된다. 제4 외부 전극(150)은 필터 적층체(110)의 제4 측면에 인접하도록 배치된다. 제4 외부 전극(150)은 필터 적층체(110)의 제1 측면으로 노출된 제3 코일 패턴(231)의 제2 단부(231b) 및 제2 커패시터 패턴(313)의 제2 단부(313b)와 연결된다. 제4 외부 전극(150)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.

제5 외부 전극(160)은 필터 적층체(110)의 제3 측면에 배치된다. 제5 외부 전극(160)은 필터 적층체(110)의 제3 측면으로 노출된 접지 패턴(321)의 제2 패턴(321b)과 연결된다. 제5 외부 전극(160)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.

제6 외부 전극(170)은 필터 적층체(110)의 제4 측면에 배치된다. 제6 외부 전극(170)은 필터 적층체(110)의 제3 측면으로 노출된 접지 패턴(321)의 제3 패턴(321c)과 연결된다. 제6 외부 전극(170)의 양단부는 필터 적층체(110)의 상면 및 하면으로 연장되도록 형성될 수 있다.

제1 외부 전극(120) 및 제3 외부 전극(140)은 제1 코일 패턴(211) 및 제2 코일 패턴(221)이 구성하는 제1 채널의 입력 및 출력으로 동작한다. 제2 외부 전극(130) 및 제4 외부 전극(150)은 제3 코일 패턴(231) 및 제4 코일 패턴(241)이 구성하는 제2 채널의 입력 및 출력으로 동작한다.

도 14를 참조하면, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 제1 코일(즉, 제1 코일 패턴(211) 및 제2 코일 패턴(221))과 제2 코일(즉, 제3 코일 패턴(231) 및 제4 코일 패턴(241)) 사이에 정전 용량 C1이 형성된다.

이때, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 전극층(200)의 상부 및 하부에 제1 커패시턴스층(300a) 및 제2 커패시턴스층(300b)이 각각 배치됨에 따라, 제1 코일(211 및 221)과 커패시터 패턴(521) 사이의 커플링 효과(Coupling effect)에 의해 추가 정전 용량 C2 및 C3가 형성되고, 제2 코일(231 및 241)과 커패시터 패턴(521) 사이의 커플링 효과에 의해에 의해 추가 정전 용량 C4 및 C5가 형성된다.

이에, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 각 코일과 커패시터 패턴(521) 사이에 추가적인 정전 용량이 형성되기 때문에, 코일 패턴이 형성된 시트층으로 구성된 전극층을 추가하지 않고 정전 용량을 증가시킬 수 있다.

도 15를 참조하면, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 코일과 커패시터 패턴(521) 사이에서 추가적인 정전 용량이 형성됨에 따라, 공통 모드 감쇠(Common mode Attenuation) 특성에 추가적인 노치(Notch)를 형성하여 2차 공진점(RP3)을 형성하고, 2차 공진점(RP3)을 형성하여 감쇠 대역을 확장함으로써 광대역 특성을 구현할 수 있다.

또한, 본 발명의 실시 예에 따른 적층형 공통 모드 필터는 코일과 커패시터 패턴(521) 사이에서 추가적인 정전 용량이 형성됨에 따라, 감쇠 대역에서 차동 모드 삽입 손실(Differential Insertion Loss)이 저하하는 것을 방지할 수 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 적층형 공통 모드 필터
110: 필터 적층체 120: 제1 외부 전극
130: 제2 외부 전극 140: 제3 외부 전극
150: 제4 외부 전극 160: 제5 외부 전극
170: 제6 외부 전극 200: 전극층
210: 제1 시트 211: 제1 코일 패턴
220: 제2 시트 221: 제2 코일 패턴
230: 제3 시트 231: 제3 코일 패턴
240: 제4 시트 241: 제4 코일 패턴
300a: 제1 커패시턴스층 300b: 제2 커패시턴스층
310: 제5 시트 311: 커패시터 패턴
312: 제1 커패시터 패턴 313: 제2 커패시터 패턴
314: 제3 커패시터 패턴 315: 제4 커패시터 패턴
320: 제6 시트 321: 접지 패턴

Claims

전극층, 제1 커패시턴스층 및 제2 커패시턴스층이 적층된 적층체로, 상면, 하면, 제1 측면, 상기 제1 측면과 대향되는 제2 측면, 제3 측면 및 상기 제3 측면과 대향되는 제4 측면을 갖는 필터 적층체를 포함하고,
상기 전극층은 복수의 코일 패턴을 구비한 적층체로 구성되고,
상기 제1 커패시턴스층은 커패시터 패턴 및 접지 패턴을 구비한 적층체로 구성되어 상기 전극층의 상부에 배치되고,
상기 제2 커패시턴스층은 커패시터 패턴 및 접지 패턴을 구비한 적층체로 구성되어 상기 전극층의 하부에 배치되고,
상기 제1 커패시턴스층 및 상기 제2 커패시턴스층은 커패시터 패턴이 상기 복수의 코일 패턴 중에서 하나 이상과 중첩되어 추가 커패시턴스를 형성하도록 구성된 적층형 공통 모드 필터.
제1항에 있어서,
상기 전극층은,
제1 시트;
상기 제1 시트의 제1 면에 배치된 제1 코일 패턴;
상기 제1 시트의 하부에 배치된 제2 시트;
상기 제2 시트의 제1 면에 배치된 제2 코일 패턴;
상기 제1 시트 및 상기 제2 시트 사이에 개재된 제3 시트;
상기 제3 시트의 제1 면에 배치된 제3 코일 패턴;
상기 제2 시트 및 상기 제3 시트 사이에 개재된 제4 시트; 및
상기 제4 시트의 제1 면에 배치된 제4 코일 패턴을 포함하는 적층형 공통 모드 필터.
제2항에 있어서,
상기 제1 코일 패턴의 제1 단부는 제1 비아 홀을 통해 상기 제2 코일의 제1 단부와 연결되고, 상기 제1 코일 패턴의 제2 단부는 상기 필터 적층체의 제2 측면으로 노출되고,
상기 제2 코일 패턴의 제1 단부는 상기 제1 비아 홀을 통해 상기 제1 코일의 제1 단부와 연결되고, 상기 제2 코일 패턴의 제2 단부는 상기 필터 적층체의 일측면과 대향되는 상기 필터 적층체의 제1 측면으로 노출된 적층형 공통 모드 필터.
제2항에 있어서,
상기 제3 코일 패턴의 제1 단부는 제2 비아 홀을 통해 상기 제4 코일의 제1 단부와 연결되고, 상기 제3 코일 패턴의 제2 단부는 상기 필터 적층체의 제1 측면으로 노출되고,
상기 제4 코일 패턴의 제1 단부는 제1 비아 홀을 통해 상기 제1 코일의 제1 단부와 연결되고, 상기 제2 코일 패턴의 제2 단부는 상기 필터 적층체의 제1 측면과 대향되는 상기 필터 적층체의 제2 측면으로 노출된 적층형 공통 모드 필터.
제2항에 있어서,
상기 제1 코일 패턴의 제1 단부는 상기 제1 시트, 상기 제3 시트 및 상기 제4 시트를 관통하는 제1 비아 홀을 통해 상기 제2 코일 패턴의 제1 단부와 연결되고,
상기 제1 코일 패턴 및 상기 제2 코일 패턴은 상기 제1 비아 홀을 통해 연결되어 제1 채널을 구성하는 제1 코일을 형성하는 적층형 공통 모드 필터.
제2항에 있어서,
상기 제3 코일 패턴의 제1 단부는 상기 제3 시트를 관통하는 제2 비아 홀을 통해 상기 제4 코일 패턴의 제1 단부와 연결되고,
상기 제3 코일 패턴 및 상기 제4 코일 패턴은 상기 제2 비아 홀을 통해 연결되어 제2 채널을 구성하는 제2 코일을 형성하는 적층형 공통 모드 필터.
제1항에 있어서,
상기 제1 커패시턴스층의 커패시터 패턴 및 접지 패턴은 상기 전극층을 사이에 두고 상기 제2 커패시턴스층의 커패시터 패턴 및 접지 패턴과 대칭되도록 구성된 적층형 공통 모드 필터.
제1항에 있어서,
상기 제1 커패시턴스층 및 상기 제2 커패시턴스층은 N개의 제5 시트 및 N개의 제6 시트가 교대로 적층된 적층체로 구성되고,
상기 제5 시트에는 복수의 커패시터 패턴이 배치되고,
상기 제6 시트에는 접지 패턴이 배치된 적층형 공통 모드 필터.
제8항에 있어서,
상기 제1 커패시턴스층은 상기 제6 시트가 상기 제5 시트의 상부에 적층되어, 상기 제1 커패시턴스층의 최상부에 제6 시트가 배치되고, 상기 제1 커패시턴스층의 최하부에 제5 시트가 배치되고,
상기 제2 커패시턴스층은 상기 제5 시트가 상기 제6 시트의 상부에 배치되도록 적층되어, 상기 제2 커패시턴스층의 최상부에 제5 시트가 배치되고, 상기 제2 커패시턴스층의 최하부에 제6 시트가 배치된 적층형 공통 모드 필터.
제1항에 있어서,
상기 제1 커패시턴스층 및 상기 제2 커패시턴스층은 N개의 제5 시트 및 N+1개의 제6 시트가 교대로 적층된 적층체로 구성되고,
상기 제5 시트에는 복수의 커패시터 패턴이 배치되고,
상기 제6 시트에는 접지 패턴이 배치된 적층형 공통 모드 필터.
제10항에 있어서,
상기 제1 커패시턴스층 및 상기 제2 커패시턴스층은 인접한 두 개의 제6 시트 사이에 하나의 제5 시트가 개재되도록 적층되고,
상기 제1 커패시턴스층 및 상기 제2 커패시턴스층은 최상부 및 최하부에 제6 시트가 배치된 적층형 공통 모드 필터.
제1항에 있어서,
상기 커패시터 패턴은,
제5 시트의 제1 면에 배치된 제1 커패시터 패턴;
상기 제5 시트의 제1 면에 배치되고, 상기 제1 커패시터 패턴과 이격되도록 배치된 제2 커패시터 패턴;
상기 제5 시트의 제1 면에 배치되고, 상기 제1 커패시터 패턴 및 상기 제2 커패시터 패턴과 이격되도록 배치된 제3 커패시터 패턴; 및
상기 제5 시트의 제1 면에 배치되고, 상기 제1 커패시터 패턴 내지 상기 제3 커패시터 패턴과 이격되도록 배치된 제4 커패시터 패턴을 포함하고,
상기 제1 커패시터 패턴의 제1 단부는 상기 제3 커패시터 패턴의 제1 단부와 마주하도록 배치되고,
상기 제2 커패시터 패턴의 제1 단부는 상기 제4 커패시터 패턴의 제1 단부와 마주하도록 배치된 적층형 공통 모드 필터.
제12항에 있어서,
상기 제1 커패시터 패턴의 제2 단부 및 상기 제2 커패시터 패턴의 제2 단부는 상기 필터 적층체의 제1 측면으로 노출되고,
상기 제3 커패시터 패턴의 제2 단부 및 상기 제4 커패시터 패턴의 제2 단부는 상기 필터 적층체의 제2 측면으로 노출된 적층형 공통 모드 필터.
제1항에 있어서,
상기 접지 패턴은,
제6 시트의 제1 면에 배치된 판상의 제1 패턴;
상기 제6 시트의 제1 면에 배치된 제2 패턴; 및
상기 제6 시트의 제1 면에 배치된 제3 패턴을 포함하고,
상기 제2 패턴의 제1 단부는 상기 제1 패턴의 일변과 연결되고, 상기 제2 패턴의 제2 단부는 상기 필터 적층체의 제3 측면으로 노출되고,
상기 제3 패턴의 제1 단부는 상기 제1 패턴의 일변과 대향되는 상기 제1 패턴의 타변과 연결되고, 상기 제3 패턴의 제2 단부는 상기 필터 적층체의 제4 측면으로 노출된 적층형 공통 모드 필터.
제1항에 있어서,
상기 필터 적층체의 제1 측면과 대향되는 상기 필터 적층체의 제2 측면에 배치되고, 상기 필터 적층체의 제2 측면으로 노출된 제1 코일 패턴과 연결된 제1 외부 전극;
상기 필터 적층체의 제2 측면에 배치되고, 상기 필터 적층체의 제2 측면으로 노출된 제4 코일 패턴과 연결된 제2 외부 전극;
상기 필터 적층체의 제1 측면에 배치되고, 상기 필터 적층체의 제1 측면으로 노출된 제2 코일 패턴과 연결된 제3 외부 전극; 및
상기 필터 적층체의 제1 측면에 배치되고, 상기 필터 적층체의 제1 측면으로 노출된 제3 코일 패턴과 연결된 제4 외부 전극을 더 포함하는 적층형 공통 모드 필터.
제15항에 있어서,
상기 제1 외부 전극은 상기 필터 적층체의 제2 측면으로 노출된 제3 커패시터 패턴과 더 연결되고,
상기 제2 외부 전극은 상기 필터 적층체의 제2 측면으로 노출된 제4 커패시터 패턴과 더 연결되고,
상기 제3 외부 전극은 상기 필터 적층체의 제1 측면으로 노출된 제1 커패시터 패턴과 더 연결되고,
상기 제4 외부 전극은 상기 필터 적층체의 제1 측면으로 노출된 제2 커패시터 패턴과 더 연결된 적층형 공통 모드 필터.
제15항에 있어서,
상기 필터 적층체의 제3 측면에 배치되고, 상기 필터 적층체의 제3 측면으로 노출된 접지 패턴의 제2 패턴과 연결된 제5 외부 전극; 및
상기 필터 적층체의 제3 측면과 대향되는 상기 필터 적층체의 제4 측면에 배치되고, 상기 필터 적층체의 제4 측면으로 노출된 상기 접지 패턴의 제3 패턴과 연결된 제6 외부 전극을 더 포함하는 적층형 공통 모드 필터.