KR20230153344A - 광대역 커패시터 - Google Patents

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KR20230153344A
KR20230153344A KR1020230145207A KR20230145207A KR20230153344A KR 20230153344 A KR20230153344 A KR 20230153344A KR 1020230145207 A KR1020230145207 A KR 1020230145207A KR 20230145207 A KR20230145207 A KR 20230145207A KR 20230153344 A KR20230153344 A KR 20230153344A
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임병국
이승철
김희황
오준석
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주식회사 아모텍
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Abstract

전극 유닛이 적층된 적층체의 상부 및 하부에 플로팅 전극을 배치하여 커패시터의 특성(즉, 정전 용량값)의 변경이 용이하도록 한 광대역 커패시터를 제시한다. 제시된 광대역 커패시터는 유전체, 제1 외부 전극, 제2 외부 전극, 유전체의 내부에 배치되고 복수의 전극 유닛이 적층된 적층체, 유전체의 내부에 배치되되 적층체의 상부에 배치되고, 제1 외부 전극 및 제2 외부 전극과 중첩된 상부 플로팅 전극 및 유전체의 내부에 배치되되 적층체의 하부에 배치되고, 제1 외부 전극 및 제2 외부 전극과 중첩된 하부 플로팅 전극을 포함한다.

Description

광대역 커패시터{BROADBAND CAPACITOR}
본 발명은 광대역 커패시터에 관한 것으로, 더욱 상세하게는 고속 통신망을 구성하는 광송신기(Optical Transceiver), TOSA (Transmitter Optical Sub Assembly), ROSA (Receiver Optical Sub Assembly) 등에 사용되는 광대역 커패시터에 관한 것이다.
종래의 광대역 커패시터는 일단부의 측부에 익스텐션 암이 형성된 주전극과 주전극의 타단부를 감싸는 C형 전극으로 구성된 복수의 전극 유닛을 적층하여 구성된다. 종래의 광대역 커패시터는 주전극들 간의 중첩을 통해 1차 정전 용량을 형성하고, C형 전극과 주전극 사이에서 2차 정전 용량을 형성하여 정전 용량을 증가시켜 광대역 특성을 구현하고 있다.
하지만, 종래의 광대역 커패시터는 익스텐션 암과 주전극이 연결되는 단부와 C형 전극으로 인해 주전극의 면적을 변경할 수 있는 범위가 한정되어 정전 용량값의 변경이 어려운 문제점이 있다.
일본등록특허 제5536393호
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로 전극 유닛이 적층된 적층체의 상부 및 하부에 플로팅 전극을 배치하여 커패시터의 특성(즉, 정전 용량값)의 변경이 용이하도록 한 광대역 커패시터를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위하여 본 발명의 실시 예에 따른 광대역 커패시터는 상면, 하면, 제1 측면, 제1 측면에 대향되는 제2 측면, 제3 측면 및 제3 측면에 대향되는 제4 측면을 갖는 유전체, 유전체의 제1 측면에 배치되고, 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장된 제1 외부 전극, 유전체의 제2 측면에 배치되고, 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장된 제2 외부 전극, 유전체의 내부에 배치되고, 복수의 전극 유닛이 적층된 적층체, 유전체의 내부에 배치되되 적층체의 상부에 배치되고, 제1 외부 전극 및 제2 외부 전극과 중첩된 상부 플로팅 전극 및 유전체의 내부에 배치되되 적층체의 하부에 배치되고, 제1 외부 전극 및 제2 외부 전극과 중첩된 하부 플로팅 전극을 포함한다.
복수의 전극 유닛은 제1 변이 제1 외부 전극과 연결된 제1 메인 전극을 구비한 제1 전극 세트 및 제1 변이 제2 외부 전극과 연결된 제2 메인 전극을 구비한 제2 전극 세트를 포함하고, 적층체는 제1 전극 세트 및 제2 전극 세트가 교대로 적층되고, 제1 메인 전극의 제2 변은 제2 외부 전극과 이격되고, 제1 메인 전극의 제2 변은 제1 외부 전극과 이격되고, 제1 메인 전극의 일부는 제2 메인 전극의 일부와 중첩되어 중첩 영역을 형성할 수 있다. 이때, 상부 플로팅 전극 및 하부 플로팅 전극은 제1 메인 전극 및 상기 제2 메인 전극의 중첩 영역과 중첩된다.
제1 전극 세트는 제1 메인 전극과 이격되어 제1 메인 전극의 제2 변과 마주하도록 배치되고, 제2 외부 전극과 연결된 제1 서브 전극을 더 포함하고, 제2 전극 세트는 제2 메인 전극과 이격되어 제2 메인 전극의 제2 변과 마주하도록 배치되고, 제1 외부 전극과 연결된 제2 서브 전극을 더 포함할 수 있다.
제1 전극 세트는 유전체의 제3 측면과 평행한 제1 메인 전극의 제3 변에서 연장되되 제1 메인 전극의 제1 변에 인접한 위치에서 연장되고, 제1 메인 전극의 제3 변에서 이격된 위치에서 제1 메인 전극의 제2 변 방향으로 굴곡된 제1 연장 전극 및 유전체의 제4 측면과 평행한 제1 메인 전극의 제4 변에서 연장되되 제1 메인 전극의 제1 변에 인접한 위치에서 연장되고, 제1 메인 전극의 제4 변에서 이격된 위치에서 제1 메인 전극의 제2 변 방향으로 굴곡된 제2 연장 전극을 더 포함하고, 제2 전극 세트는 유전체의 제3 측면과 평행한 제2 메인 전극의 제3 변에서 연장되되 제2 메인 전극의 제1 변에 인접한 위치에서 연장되고, 제2 메인 전극의 제3 변에서 이격된 위치에서 제1 메인 전극의 제2 변 방향으로 굴곡된 제3 연장 전극 및 유전체의 제4 측면과 평행한 제2 메인 전극의 제4 변에서 연장되되 제2 메인 전극의 제1 변에 인접한 위치에서 연장되고, 제2 메인 전극의 제4 변에서 이격된 위치에서 제2 메인 전극의 제2 변 방향으로 굴곡된 제4 연장 전극을 더 포함할 수 있다.
제1 전극 세트는 유전체의 제3 측면과 평행한 제1 메인 전극의 제3 변에서 연장되되 제1 메인 전극의 제1 변에 인접한 위치에서 유전체의 제3 측면 방향으로 연장된 제1 확장 전극 및 유전체의 제4 측면과 평행한 제1 메인 전극의 제4 변에서 연장되되 제1 메인 전극의 제1 변에 인접한 위치에서 유전체의 제4 측면 방향으로 연장된 제2 확장 전극을 더 포함하고, 제2 전극 세트는 유전체의 제3 측면과 평행한 제2 메인 전극의 제3 변에서 연장되되 제2 메인 전극의 제1 변에 인접한 위치에서 유전체의 제3 측면 방향으로 연장된 제3 확장 전극 및 유전체의 제3 측면과 평행한 제2 메인 전극의 제3 변에서 연장되되 제2 메인 전극의 제1 변에 인접한 위치에서 유전체의 제4 측면 방향으로 연장된 제4 확장 전극을 더 포함할 수 있다.
상부 플로팅 전극 및 하부 플로팅 전극은 플로팅 전극이 배치된 복수의 유전체 시트가 적층된 다층 구조일 수 있다.
본 발명의 실시 예에 따른 광대역 커패시터는 유전체의 내부에 배치되되 적층체의 상부에 배치되고, 유전체의 제1 측면에 인접하도록 배치되어 제1 외부 전극과 연결된 제1 더미 전극, 유전체의 내부에 배치되되 적층체의 하부에 배치되고, 유전체의 제1 측면에 인접하도록 배치되어 제1 외부 전극과 연결된 제2 더미 전극, 유전체의 내부에 배치되되 적층체의 상부에 배치되고, 유전체의 제2 측면에 인접하도록 배치되어 제2 외부 전극과 연결된 제3 더미 전극 및 유전체의 내부에 배치되되 적층체의 하부에 배치되고, 유전체의 제2 측면에 인접하도록 배치되어 제2 외부 전극과 연결된 제4 더미 전극 중에서 하나 이상을 더 포함할 수 있다. 이때, 제1 더미 전극, 제2 더미 전극, 제3 더미 전극 및 제4 더미 전극은 더미 전극이 배치된 복수의 유전체 시트가 적층된 다층 구조일 수 있다.
본 발명의 실시 예에 따른 광대역 커패시터는 유전체의 내부에 배치되되 적층체의 상부에 배치되고, 유전체의 제1 측면에 인접하도록 배치되어 제1 외부 전극과 연결된 제1 스터브 전극, 유전체의 내부에 배치되되 적층체의 하부에 배치되고, 유전체의 제1 측면에 인접하도록 배치되어 제1 외부 전극과 연결된 제2 스터브 전극, 유전체의 내부에 배치되되 적층체의 상부에 배치되고, 유전체의 제2 측면에 인접하도록 배치되어 제2 외부 전극과 연결된 제3 스터브 전극 및 유전체의 내부에 배치되되 적층체의 하부에 배치되고, 유전체의 제2 측면에 인접하도록 배치되어 제2 외부 전극과 연결된 제4 스터브 전극 중에서 하나 이상을 더 포함할 수 있다. 이때, 제1 스터브 전극, 제2 스터브 전극, 제3 스터브 전극, 제4 스터브 전극은 스터브 전극이 배치된 복수의 유전체 시트가 적층된 다층 구조일 수 있다.
제1 스터브 전극 및 제2 스터브 전극에는 유전체의 제1 측면에 인접하여 배치되고, 제1 외부 전극과 연결된 제1 영역, 유전체의 제3 측면을 마주하며 배치된 제1 영역의 제1 단부와 연결된 제2 영역 및 유전체의 제4 측면을 마주하며 배치된 제1 영역의 제2 단부와 연결된 제3 영역으로 정의되고, 제3 스터브 전극 및 제4 스터브 전극에는 유전체의 제2 측면에 인접하여 배치되고, 제2 외부 전극과 연결된 제1 영역, 유전체의 제3 측면을 마주하며 배치된 제1 영역의 제1 단부와 연결된 제2 영역 및 유전체의 제4 측면을 마주하며 배치된 제1 영역의 제2 단부와 연결된 제3 영역이 정의될 수 있다.
제1 스터브 전극 및 제3 스터브 전극은 적층체의 상부에 배치된 제1 유전체 시트에 배치되고, 제2 스터브 전극 및 제4 스터브 전극은 적층체의 하부에 배치된 제2 유전체 시트에 배치될 수 있다.
본 발명에 의하면, 광대역 커패시터는 일반적인 커패시터와 동일한 크기로 제작된 경우, 기존의 커패시터에 비해 정전 용량을 증가시킬 수 있기 때문에, 넓은 주파수 대역 범위에서 기준 이하의 손실을 유지할 수 있어 광대역을 커버할 수 있어 효과가 있다.
또한, 광대역 커패시터는 메인 전극을 전기적으로 연결되지 않은 외부 전극과 인접한 위치까지 확장할 수 있기 때문에, 메인 전극의 길이를 가변을 통해 요구되는 정전 용량값을 구현할 수 있어 작은 면적에서도 정전 용량값의 자유도가 높아지는 효과가 있다.
또한, 광대역 커패시터는 플로팅 전극을 복수층으로 구성함으로써, 공진 레벨을 더욱 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 광대역 커패시터를 설명하기 위한 도면.
도 2 및 도 3은 도 1의 유전체 내에 배치되는 전극 유닛을 설명하기 위한 도면.
도 4는 전극 유닛을 포함한 광대역 커패시터의 특성을 설명하기 위한 도면.
도 5 및 도 6은 도 1의 유전체 내에 배치되는 플로팅 전극을 설명하기 위한 도면.
도 7은 외부 전극 길이 변화에 따른 광대역 커패시터의 특성을 설명하기 위한 도면.
도 8 및 도 9는 플로팅 전극을 포함한 광대역 커패시터의 구조를 설명하기 위한 도면.
도 10 및 도 11은 플로팅 전극의 다층 구조를 설명하기 위한 도면.
도 12 및 도 13은 전극 유닛의 일 실시 예를 설명하기 위한 도면.
도 14 및 도 15는 전극 유닛의 다른 실시 예를 설명하기 위한 도면.
도 16 및 도 17은 전극 유닛의 또 다른 실시 예를 설명하기 위한 도면.
도 18은 전극 유닛의 구조에 따른 광대역 커패시터의 특성을 설명하기 위한 도면.
도 19는 더미 전극을 포함한 광대역 커패시터의 구조를 설명하기 위한 도면.
도 20은 다층 구조의 더미 전극을 포함한 광대역 커패시터의 구조를 설명하기 위한 도면.
도 21 및 도 22는 스터브 전극을 포함한 광대역 커패시터의 구조를 설명하기 위한 도면.
도 23은 도 21의 스터브 전극의 구조를 설명하기 위한 도면.
도 24는 다층 구조의 스터브 전극을 포함한 광대역 커패시터의 구조를 설명하기 위한 도면.
도 25는 전극 유닛의 전극 폭 변화에 따른 광대역 커패시터의 특성을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 광대역 커패시터는 유전체(100), 제1 외부 전극(220) 및 제2 외부 전극(240)을 포함하여 구성된다.
유전체(100)는 상면, 하면, 제1 측면, 제1 측면에 대향되는 제2 측면, 제3 측면, 제3 측면에 대향되는 제4 측면을 갖는 직육면체로 구성되며, 제1 측면은 도면상 좌측이고, 제2 측면은 도면상 우측이고, 제3측면은 도면상 전면이고, 제4 측면은 도면상 후면인 것을 일례로 한다. 이때, 유전체(100)는 전극 유닛(300)이 형성된 복수의 유전체 시트(110)가 적층되어 구성될 수 있다.
제1 외부 전극(220)은 유전체(100)의 제1 측면에 배치되는 전극이다. 제1 외부 전극(220) 및 제2 외부 전극(240)은 유전체(100)의 제1 측면에서 유전체(100)의 상면, 하면, 제3측면 및 제4 측면으로 연장되어 형성될 수 있다.
제2 외부 전극(240)은 유전체(100)의 제2 측면에 배치되는 전극이다. 제2 외부 전극(240) 및 제2 외부 전극(240)은 유전체(100)의 제2 측면에서 유전체(100)의 상면, 하면, 제3측면 및 제4 측면으로 연장되어 형성될 수 있다.
이때, 제1 외부 전극(220) 및 제2 외부 전극(240)은 유전체(100)의 상면, 하면, 제3측면 및 제4 측면에서 소정 간격 이격되어 서로 마주보도록 형성될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 실시 예에 따른 광대역 커패시터는 복수의 전극 유닛(300)을 더 포함하여 구성될 수 있다. 이때, 복수의 전극 유닛(300)은 적층되어 적층체를 형성하고, 이 적층체는 유전체(100)의 내부에 배치된다.
복수의 전극 유닛(300)은 도면상에서 수직 방향으로 적층되어 유전체(100)의 내부에 배치된다. 각각의 전극 유닛(300)은 제1 전극 세트(320) 및 제2 전극 세트(340)를 포함하며, 제1 전극 세트(320) 및 제2 전극 세트(340)가 교대로 적층되어 구성된다.
제1 전극 세트(320)는 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제1 전극 세트(320)는 유전체(100)의 내부에서 유전체(100)의 제1 측면으로 치우쳐져 배치된다. 제1 전극 세트(320)의 제1 단부는 유전체(100)의 제1 측면에서 제1 외부 전극(220)과 연결된다. 제1 전극 세트(320)는 제1 외부 전극(220)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제2 전극 세트(340)는 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제2 전극 세트(340)는 유전체(100)의 내부에서 유전체(100)의 제2 측면으로 치우쳐져 배치된다. 제2 전극 세트(340)의 제1 단부는 유전체(100)의 제2 측면에서 제2 외부 전극(240)과 연결된다. 제2 전극 세트(340)는 제2 외부 전극(240)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제1 전극 세트(320) 및 제2 전극 세트(340)는 유전체 시트(110)를 구성하는 복수의 유전체 시트(110)들 중에서 인접한 두 개의 유전체 시트(110)에 각각 분산 배치된다. 제1 전극 세트(320) 및 제2 전극 세트(340)는 유전체 시트(110)를 사이에 두고 일부 중첩된다.
그에 따라, 제1 전극 세트(320) 및 제2 전극 세트(340)는 유전체(100)의 내부에서 교대로 적층되어 중첩영역(A1, A2)을 형성하고, 중첩 영역(A1, A2)에서 정전 용량을 형성한다.
광대역 커패시터는 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)를 조정하여 특성을 조정(향상)시킬 수 있다. 다시 말해, 광대역 커패시터는 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)를 조정하여 특성을 조정할 수 있다.
즉, 광대역 커패시터는 제조시 유전체(100)의 상면, 하면, 제3 측면 및 제4 측면에서 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)를 변경하여 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 변경함으로써 특성을 조정할 수 있다. 이때, 광대역 커패시터는 제1 외부 전극(220) 및 제2 외부 전극(240) 사이에 전기적인 간섭이 발생하지 않는 범위 내에서 제1 외부 전극(220) 및 제2 외분 전극의 이격 거리(L2)를 조정할 수 있다.
일례로, 도 4를 참조하면, 광대역 커패시터는 직사각형 형상을 갖는 판상의 제1 전극 세트(320) 및 제2 전극 세트(340)가 유전체(100)의 내부에 배치된다. 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)가 대략 0.22㎜ 정도로 형성되면, 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 대략 0.16㎜ 정도로 형성된다. 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)가 대략 0.25㎜ 정도로 형성되면, 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 대략 0.1㎜ 정도로 형성된다. 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)가 대략 0.28㎜ 정도로 형성되면, 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 대략 0.04㎜ 정도로 형성된다.
이때, 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1) 또는 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 다르게 형성되면, 광대역 커패시터는 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다.
이에, 본 발명의 실시 예에 따른 광대역 커패시터는 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)가 증가할수록 특성이 향상되며, 제1 외부 전극(220)의 길이(L1) 및 제2 외부 전극(240)의 길이(L1; 즉, 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2))를 조정함으로써, 공진 주파수 대역 및 공진 레벨을 조정할 수 있다.
도 5 및 도 6을 참조하면, 본 발명의 실시 예에 따른 광대역 커패시터는 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)을 더 포함하여 구성될 수 있다. 이때, 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)은 유전체(100)의 내부에 배치된다. 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)은 유전체(100)를 구성하는 유전체 시트(110)에 각각 배치되며, 복수의 유전체 시트(110)가 적층되어 유전체(100)를 구성함에 따라 유전체(100)의 내부에 배치된다.
상부 플로팅 전극(420)은 판상 도전체로 구성된다. 상부 플로팅 전극(420)은 복수의 전극 유닛(300)이 적층된 적층체의 상부에 배치된다. 상부 플로팅 전극(420)은 적층체의 최상부에 배치된 전극 세트와 소정 간격 이격되며, 그 사이에는 유전체(100)층이 개재된다.
하부 플로팅 전극(440)은 판상 도전체로 구성된다. 하부 플로팅 전극(440)은 복수의 전극 유닛(300)이 적층된 적층체의 하부에 배치된다. 하부 플로팅 전극(440)은 적층체의 최하부에 배치된 전극 세트와 소정 간격 이격되며, 그 사이에는 유전체(100)층이 개재된다.
하부 플로팅 전극(440)은 복수의 판상 도전체가 적층되어 구성될 수 있다. 이때, 복수의 판상 도전체는 각각 유전체 시트(110)에 배치되고, 유전체 시트(110)들이 적층됨에 따라 복수의 판상 도전체 사이에는 유전체(100)층이 개재된다.
상부 플로팅 전극(420) 및 하부 플로팅 전극(440)은 적층체를 중심으로 대향되도록 배치되며, 제1 외부 전극(220) 및 제2 외부 전극(240)과 적어도 일부가 중첩되도록 배치된다.
도 7을 참조하면, 광대역 커패시터는 상부 플로팅 전극(420)을 포함하는 경우에도 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1) 또는 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 다르게 형성되면, 광대역 커패시터는 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다.
이에, 본 발명의 실시 예에 따른 광대역 커패시터는 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)가 증가할수록 특성이 향상되며, 제1 외부 전극(220)의 길이(L1) 및 제2 외부 전극(240)의 길이(L1) 또는 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)를 조정함으로써, 공진 주파수 대역 및 공진 레벨을 조정할 수 있다.
한편, 플로팅 전극(즉, 상부 플로팅 전극(420) 및 하부 플로팅 전극(440))의 길이는 외부 전극(즉, 제1 외부 전극(220) 및 제2 외부 전극(240))의 길이에 따라 제한될 수 있다.
외부 전극의 길이(L1)가 200㎛인 경우, 광대역 커패시터는 플로팅 전극의 길이(L3)가 길어질수록 공진 주파수가 저주파수 대역으로 쉬프트(Shift)된다. 즉, 광대역 커패시터는 외부 전극의 길이(L1)가 200㎛인 경우 플로팅 전극의 길이(L3)가 길수록 커패시터 성능(일례로, 전전 용량)을 확보하는데 유리하다.
하지만, 외부 전극의 길이(L1)가 250㎛인 경우, 광대역 커패시터는 플로팅 전극의 길이(L3)가 짧아질수록 공진 주파수가 저주파수 대역으로 공진이 쉬프트된다. 즉, 광대역 커패시터는 외부 전극의 길이(L1)가 250㎛인 경우 플로팅 전극의 길이(L3)가 짧을수록 커패시터 성능을 확보하는데 유리하다.
이에, 플로팅 전극의 길이(L3)는 외부 전극의 길이(L1)에 따라 제한된다.
광대역 커패시터는 플로팅 전극의 위치를 변경하여 커패시터 성능을 조정할 수 있다.
일례로, 광대역 커패시터는 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)의 위치에 따라 제1 구조, 제2 구조 및 제3 구조로 구분할 수 있다.
도 6을 참조하면, 제1 구조는 상부 플로팅 전극(420)이 유전체(100)의 상면보다 최상부에 배치된 전극 세트에 인접하도록 배치되고, 하부 플로팅 전극(440)이 유전체(100)의 하면보다 최하부에 배치된 전극 세트에 인접하도록 배치된 구조이다. 다시 말해, 제1 구조는 플로팅 전극과 전극 세트 사이의 간격이 플로팅 전극과 유전체(100)의 표면 사이의 간격보다 좁은 구조이다.
도 8을 참조하면, 제2 구조는 상부 플로팅 전극(420)이 유전체(100)의 상면과 최상부에 배치된 전극 세트와 동일 거리로 이격되도록 배치되고, 하부 플로팅 전극(440)이 유전체(100)의 하면과 최하부에 배치된 전극 세트와 동일 거리로 이격되도록 배치된 구조이다. 다시 말해, 제2 구조는 플로팅 전극과 전극 세트 사이의 간격이 플로팅 전극과 유전체(100)의 표면 사이의 간격이 동일한 구조이다.
도 9를 참조하면, 제3 구조는 상부 플로팅 전극(420)이 최상부에 배치된 전극 세트보다 유전체(100)의 상면에 인접하도록 배치되고, 하부 플로팅 전극(440)이 최하부에 배치된 전극 세트보다 유전체(100)의 하면에 인접하도록 배치된 구조이다. 다시 말해, 제3 구조는 플로팅 전극과 전극 세트 사이의 간격이 플로팅 전극과 유전체(100)의 표면 사이의 간격보다 넓은 구조이다.
광대역 커패시터는 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)의 위치가 변경됨에 따라 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다. 이에, 광대역 커패시터는 플로팅 전극의 위치를 변경하여 커패시터의 성능을 조정할 수 있다.
광대역 커패시터는 플로팅 전극의 두께(다시 말해, 전극판의 적층 갯수)를 변경하여 커패시터 성능을 조정할 수 있다. 광대역 커패시터는 플로팅 전극을 두께에 따라 커패시터 성능에 차이가 발생한다. 플로팅 전극은 복수의 전극판이 적층되어 구성될 수 있다. 이때, 복수의 전극판은 각각 유전체 시트(110)에 배치되고, 유전체 시트(110)들이 적층됨에 따라 복수의 전극판 사이에는 유전체(100)층이 개재된다.
일례로, 광대역 커패시터는 1개의 플로팅 전극을 갖는 1층 구조(도 6 참조), 5개의 플로팅 전극을 갖는 5층 구조(도 10 참조) 및 9개의 플로팅 전극을 갖는 9층 구조(도 11 참조) 등으로 구분할 수 있다. 이때, 플로팅 전극은 유전체(100)를 구성하는 유전체 시트(110)에 배치되고, 복수의 유전체 시트(110)가 적층됨에 따라 유전체 시트(110)를 사이에 두고 다른 플로팅 전극과 중첩된다.
광대역 커패시터는 상부 플로팅 전극(420) 및 하부 플로팅 전극(440)의 적층 갯수가 변경됨에 따라 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다. 이에, 광대역 커패시터는 플로팅 전극을 구성하는 전극판의 적층 갯수를 변경하여 커패시터의 성능을 조정할 수 있다.
한편, 제1 전극 세트(320) 및 제2 전극 세트(340)는 커패시터의 성능을 조정하기 위해 다양한 형태로 변경될 수 있다.
일례로, 도 12 및 도 13을 참조하면, 제1 전극 세트(320)는 제1 메인 전극(321), 제1 연장 전극(322) 및 제2 연장 전극(323)을 포함하여 구성될 수 있다. 제1 전극 세트(320)는 제1 메인 전극(321), 제1 연장 전극(322) 및 제2 연장 전극(323)에 의해 "山" 형상으로 형성될 수 있다.
제1 메인 전극(321)은 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제1 메인 전극(321)은 제1 외부 전극(220)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다. 제1 연장 전극(322)은 판상의 도전체로 구성된다. 제1 연장 전극(322)은 제1 메인 전극(321)의 제3 변에서 연장되되, 제1 메인 전극(321)의 제1 변에 인접한 위치에서 연장된다. 제1 연장 전극(322)은 제1 메인 전극(321)의 제3 변에서 소정 거리 이격된 위치에서 제2 변 방향으로 굴곡된다. 이에, 제1 연장 전극(322)은 제1 메인 전극(321)과 직교하는 수직 영역과 제1 메인 전극(321)과 평행한 수평 영역을 갖는다.
제2 연장 전극(323)은 판상의 도전체로 구성된다. 제2 연장 전극(323)은 제1 메인 전극(321)의 제4 변에서 연장되되, 제1 메인 전극(321)의 제1 변에 인접한 위치에서 연장된다. 제2 연장 전극(323)은 제1 메인 전극(321)의 제4 변에서 소정 거리 이격된 위치에서 제2 변 방향으로 굴곡된다. 이에, 제2 연장 전극(323)은 제1 메인 전극(321)과 직교하는 수직 영역과 제1 메인 전극(321)과 평행한 수평 영역을 갖는다.
제2 전극 세트(340)는 제2 메인 전극(341), 제3 연장 전극(342) 및 제4 연장 전극(343)을 포함하여 구성될 수 있다. 제2 전극 세트(340)는 제2 메인 전극(341), 제3 연장 전극(342) 및 제4 연장 전극(343)에 의해 "山" 형상으로 형성될 수 있다.
제2 메인 전극(341)은 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제2 메인 전극(341)은 제2 외부 전극(240)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제3 연장 전극(342)은 판상의 도전체로 구성된다. 제3 연장 전극(342)은 제2 메인 전극(341)의 제3 변에서 연장되되, 제2 메인 전극(341)의 제1 변에 인접한 위치에서 연장된다. 제3 연장 전극(342)은 제2 메인 전극(341)의 제3 변에서 소정 거리 이격된 위치에서 제2 변 방향으로 굴곡된다. 이에, 제3 연장 전극(342)은 제2 메인 전극(341)과 직교하는 수직 영역과 제1 메인 전극(321)과 평행한 수평 영역을 갖는다.
제4 연장 전극(343)은 판상의 도전체로 구성된다. 제4 연장 전극(343)은 제2 메인 전극(341)의 제4 변에서 연장되되, 제2 메인 전극(341)의 제1 변에 인접한 위치에서 연장된다. 제4 연장 전극(343)은 제2 메인 전극(341)의 제4 변에서 소정 거리 이격된 위치에서 제2 변 방향으로 굴곡된다. 이에, 제4 연장 전극(343)은 제2 메인 전극(341)과 직교하는 수직 영역과 제1 메인 전극(321)과 평행한 수평 영역을 갖는다.
다른 일례로, 도 14 및 도 15를 참조하면, 제1 전극 세트(320)는 제1 메인 전극(321) 및 제1 서브 전극(324)을 포함하여 구성될 수 있다.
제1 메인 전극(321)은 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제1 메인 전극(321)은 제1 외부 전극(220)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제1 서브 전극(324)은 직사각형 형상으로 형성된 판상의 도전체로 구성되며, 제1 메인 전극(321)과 소정 간격 이격된다. 제1 서브 전극(324)은 제1 메인 전극(321)의 제2 변과 마주하도록 배치되며, 제1 메인 전극(321)의 제2 변과 소정 간격 이격된다. 이때, 제1 서브 전극(324)은 제1 메인 전극(321)과 동일한 유전체 시트(110)에 배치되며, 제2 외부 전극(240)과 전기적으로 연결된다.
제2 전극 세트(340)는 제2 메인 전극(341) 및 제2 서브 전극(344)을 포함하여 구성될 수 있다.
제2 메인 전극(341)은 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제2 메인 전극(341)은 제2 외부 전극(240)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제2 서브 전극(344)은 직사각형 형상으로 형성된 판상의 도전체로 구성되며, 제2 메인 전극(341)과 소정 간격 이격된다. 제2 서브 전극(344)은 제2 메인 전극(341)의 제2 변과 마주하도록 배치되며, 제2 메인 전극(341)의 제2 변과 소정 간격 이격된다. 이때, 제2 서브 전극(344)은 제2 메인 전극(341)과 동일한 유전체 시트(110)에 배치되며, 제1 외부 전극(220)과 전기적으로 연결된다.
다른 일례로, 도 16 및 도 17을 참조하면, 제1 전극 세트(320)는 제1 메인 전극(321), 제1 확장 전극(325) 및 제2 확장 전극(345)을 포함하여 구성될 수 있다. 제1 전극 세트(320)는 제1 메인 전극(321), 제1 확장 전극(325) 및 제2 확장 전극(345)에 의해 "⊥" 형상으로 형성될 수 있다.
제1 메인 전극(321)은 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제1 메인 전극(321)은 제1 외부 전극(220)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제1 확장 전극(325)은 판상의 도전체로 구성된다. 제1 확장 전극(325)은 제1 메인 전극(321)의 제3 변에서 연장되되, 제1 메인 전극(321)의 제1 변에 인접한 위치에서 연장된다.
제2 확장 전극(345)은 판상의 도전체로 구성된다. 제2 확장 전극(345)은 제1 메인 전극(321)의 제4 변에서 연장되되, 제1 메인 전극(321)의 제1 변에 인접한 위치에서 연장된다.
제2 전극 세트(340)는 제2 메인 전극(341), 제3 확장 전극 및 제4 확장 전극을 포함하여 구성될 수 있다. 제2 전극 세트(340)는 제2 메인 전극(341), 제3 확장 전극 및 제4 확장 전극에 의해 "⊥" 형상으로 형성될 수 있다.
제2 메인 전극(341)은 직사각형 형상으로 형성된 판상의 도전체로 구성된다. 제2 메인 전극(341)은 제2 외부 전극(240)과 전기적으로 연결된 제1 변, 제1 변에 대향되는 제2 변, 제1 변과 제2 변의 일측 단부 방향으로 배치된 제3 변, 제1 변과 제2 변의 타측 단부 방향으로 배치되어 제3 변과 대향되는 제4 변을 갖는다.
제3 확장 전극은 판상의 도전체로 구성된다. 제3 확장 전극은 제2 메인 전극(341)의 제3 변에서 연장되되, 제2 메인 전극(341)의 제1 변에 인접한 위치에서 연장된다.
제4 확장 전극은 판상의 도전체로 구성된다. 제4 확장 전극은 제2 메인 전극(341)의 제4 변에서 연장되되, 제2 메인 전극(341)의 제1 변에 인접한 위치에서 연장된다.
도 16 및 도 17을 참조하면, 제1 전극 세트(320)는 제1 서브 전극(324)을 더 포함하여 구성될 수 있다.
제1 서브 전극(324)은 직사각형 형상으로 형성된 판상의 도전체로 구성되며, 제1 메인 전극(321)과 소정 간격 이격된다. 제1 서브 전극(324)은 제1 메인 전극(321)의 제2 변과 마주하도록 배치되며, 제1 메인 전극(321)의 제2 변과 소정 간격 이격된다. 이때, 제1 서브 전극(324)은 제1 메인 전극(321)과 동일한 유전체 시트(110)에 배치되며, 제2 외부 전극(240)과 전기적으로 연결된다.
제2 서브 전극(344)은 직사각형 형상으로 형성된 판상의 도전체로 구성되며, 제2 메인 전극(341)과 소정 간격 이격된다. 제2 서브 전극(344)은 제2 메인 전극(341)의 제2 변과 마주하도록 배치되며, 제2 메인 전극(341)의 제2 변과 소정 간격 이격된다. 이때, 제2 서브 전극(344)은 제2 메인 전극(341)과 동일한 유전체 시트(110)에 배치되며, 제1 외부 전극(220)과 전기적으로 연결된다.
도 18을 참조하면, 유전체(100) 내부에 배치되는 내부 전극 패턴은 대략 5가지의 조합으로 구성될 수 있다. 즉, 내부 전극 패턴은 제1 전극 세트(320) 및 제2 전극 세트(340)의 형상에 따라 대략 5가지의 조합으로 구성될 수 있다.
외부 전극의 길이(L1)가 200㎛인 경우, 광대역 커패시터는 내부 전극 패턴이 변경됨에 따라 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다. 이에, 광대역 커패시터는 내부 전극 패턴의 변경을 통해 커패시터의 성능을 조정할 수 있다.
이때, 광대역 커패시터는 내부 전극 패턴의 형상 및 구성이 변경되더라도 대략 30~40GHz 대역에서 커패시터의 특성에 큰 변화가 없지만, 내부 전극 패턴 4 및 내부 전극 패턴 5로 구성된 경우 거의 비슷한 커패시터 특성을 보여주며, 내부 전극 패턴 3이 가장 우수한 커패시터 특성을 갖는다.
한편, 광대역 커패시터는 "⊥" 형상을 갖는 판상의 제1 전극 세트(320) 및 제2 전극 세트(340)가 유전체(100)의 내부에 배치된다. 외부 전극의 길이(L1)가 0.17㎜, 0.19㎜, 0.21㎜, 0.23㎜, 0.25㎜, 0.27㎜로 변경됨에 따라 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2)가 다르게 형성되며, 광대역 커패시터는 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다.
이에, 본 발명의 실시 예에 따른 광대역 커패시터는 내부 전극 패턴을 변경하는 경우에도 제1 외부 전극(220) 및 제2 외부 전극(240)의 길이(L1)가 증가할수록 특성이 향상되며, 제1 외부 전극(220)의 길이(L1) 및 제2 외부 전극(240)의 길이(L1; 즉, 제1 외부 전극(220) 및 제2 외부 전극(240) 사이의 이격 거리(L2))를 조정함으로써, 공진 주파수 대역 및 공진 레벨을 조정할 수 있다.
도 19를 참조하면, 본 발명의 실시 예에 따른 광대역 커패시터는 복수의 더미 전극(360)을 더 포함하여 구성될 수 있으며, 제1 더미 전극(361), 제2 더미 전극(362), 제3 더미 전극(363) 및 제4 더미 전극(364)을 더 포함하는 것을 일례로 한다.
제1 더미 전극(361)은 복수의 전극 유닛(300)이 적층된 적층체의 상부에 배치된다. 제1 더미 전극(361)은 유전체(100)의 제1 측면 방향으로 치우쳐져 배치되어 제1 외부 전극(220)과 연결된다.
제2 더미 전극(362)은 복수의 전극 유닛(300)이 적층된 적층체의 하부에 배치된다. 제2 더미 전극(362)은 유전체(100)의 제1 측면 방향으로 치우쳐져 배치되어 제1 외부 전극(220)과 연결된다.
제3 더미 전극(363)은 복수의 전극 유닛(300)이 적층된 적층체의 상부에 배치된다. 제3 더미 전극(363)은 유전체(100)의 제2 측면 방향으로 치우쳐져 배치되어 제2 외부 전극(240)과 연결된다.
제4 더미 전극(364)은 복수의 전극 유닛(300)이 적층된 적층체의 하부에 배치된다. 제4 더미 전극(364)은 유전체(100)의 제2 측면 방향으로 치우쳐져 배치되어 제2 외부 전극(240)과 연결된다.
광대역 커패시터는 더미 전극(360)의 길이(L4)를 0.1㎜, 0.15㎜, 0.2㎜, 0.25㎜로 변경하며 S11 파라미터 및 S21 파라미터를 측정한 결과, 더미 전극(360)의 길이 변화는 경향성을 크게 볼 수 없으나, 광대역 커패시터는 대략 0.2㎜ 정도에서 가장 좋은 커패시터 특성을 보인다.
도 20을 참조하면, 더미 전극(360)을 다층 구조로 구성될 수 있다. 즉, 더미 전극(360)은 더미 패턴이 형성된 복수의 유전체 시트(110)를 적층하여 구성되는 것을 일례로 한다. 더미 전극(360)의 길이(L4)를 0.1㎜, 0.15㎜, 0.2㎜, 0.25㎜로 변경하며 S11 파라미터 및 S21 파라미터를 측정한 결과, 더미 전극(360)을 여러 장 적층할 경우 커패시터 성능이 향상되지만, 더미 전극(360)의 길이 변화는 커패시터 성능에 크게 영향이 없다.
도 21 및 도 22를 참조하면, 광대역 커패시터는 스터브 전극(380)을 더 포함하여 구성될 수 있다. 이때, 스터브 전극(380)은 제1 스터브 전극(381), 제2 스터브 전극(382), 제3 스터브 전극(383) 및 제4 스터브 전극(384)을 포함하는 것을 일례로 한다.
제1 스터브 전극(381)은 복수의 전극 유닛(300)이 적층된 적층체의 상부에 배치된다. 제1 스터브 전극(381)은 유전체(100)의 제1 측면 방향으로 치우쳐져 배치되어 제1 외부 전극(220)과 연결된다.
제2 스터브 전극(382)은 복수의 전극 유닛(300)이 적층된 적층체의 하부에 배치된다. 제2 스터브 전극(382)은 유전체(100)의 제1 측면 방향으로 치우쳐져 배치되어 제1 외부 전극(220)과 연결된다.
제3 스터브 전극(383)은 복수의 전극 유닛(300)이 적층된 적층체의 상부에 배치된다. 제3 스터브 전극(383)은 유전체(100)의 제2 측면 방향으로 치우쳐져 배치되어 제2 외부 전극(240)과 연결된다. 이때, 제3 스터브 전극(383)은 제1 스터브 전극(381)과 동일한 유전체 시트(110)에 배치되어 제1 스터브 전극(381)과 동일 선상에 배치된다.
제4 스터브 전극(384)은 복수의 전극 유닛(300)이 적층된 적층체의 하부에 배치된다. 제4 스터브 전극(384)은 유전체(100)의 제2 측면 방향으로 치우쳐져 배치되어 제2 외부 전극(240)과 연결된다. 이때, 제4 스터브 전극(384)은 제2 스터브 전극(382)과 동일한 유전체 시트(110)에 배치되어 제2 스터브 전극(382)과 동일 선상에 배치된다.
도 23을 참조하면, 스터브 전극(380)은 두 개의 굴곡이 형성된 "" 형상으로 형성될 수 있다. 즉, 스터브 전극(380)은 유전체(100)의 제1 측면(또는 제2 측면)과 평행한 제1 영역, 유전체(100)의 제3 측면(또는 제4 측면과 평행한 제2 영역 및 제3 영역으로 정의될 수 있다. 이때, 제2 영역은 유전체(100)의 제3 측면을 마주하며 배치된 제1 영역의 제1 단부와 연결되고, 제3 영역은 유전체(100)의 제4 측면을 마주하며 배치된 제1 영역의 제2 단부와 연결된다. 제2 영역 및 제3 영역은 제1 영역과 직교하도록 연결될 수 있다.
한편, 도 24를 참조하면, 스터브 전극(380)을 복수의 스터브용 도전체가 적층된 다층 구조로 구성될 수도 있다. 즉, 제1 스터브용 도전체 및 제3 스터브용 도전체가 배치된 복수의 유전체 시트(110)를 적응하여 다층 구조의 제1 스터브 전극(381) 및 제3 스터브 전극(383)을 구성하고, 제2 스터브용 도전체 및 제4 스터브용 도전체가 배치된 복수의 유전체 시트(110)를 적응하여 다층 구조의 제2 스터브 전극(382) 및 제4 스터브 전극(384)을 구성할 수 있다.
스터브 전극(380)은 광대역 커패시터의 커패시터 특성에 큰 영향을 주지는 않지만, 미세하게 특성이 변경된다. 이에, 광대역 커패시터는 스터브 전극(380), 스터브 전극(380)의 적층 구조 등을 변경하여 커패시터의 특성을 미세하게 조정할 수 있다.
도 25를 참조하면, 광대역 커패시터는 메인 전극(즉, 제1 메인 전극(321), 제2 메인 전극(341))의 전극 폭(W)을 조정하여 커패시터의 특성을 조정할 수도 있다. 즉, 광대역 커패시터는 메인 전극의 전극 폭(W)을 0.10㎜, 0.15㎜, 0.20㎜로 변경함에 따라 공진이 발생하는 주파수 대역 및 각 주파수 대역에서의 공진 레벨이 변경된다. 이에, 광대역 커패시터는 메인 전극의 전극 폭(W)을 조정하여 커패시터의 특성을 미세 조정할 수 있다.
이상에서 본 발명에 따른 바람직한 실시 예에 대해 설명하였으나, 다양한 형태로 변형이 가능하며, 본 기술분야에서 통상의 지식을 가진 자라면 본 발명의 특허청구범위를 벗어남이 없이 다양한 변형 예 및 수정 예를 실시할 수 있을 것으로 이해된다.
100: 유전체 110: 유전체 시트
220: 제1 외부 전극 240: 제2 외부 전극
300: 전극 유닛 320: 제1 전극 세트
321: 제1 메인 전극 322: 제1 연장 전극
323: 제2 연장 전극 324: 제1 서브 전극
325: 제1 확장 전극 340: 제2 전극 세트
341: 제2 메인 전극 342: 제3 연장 전극
343: 제4 연장 전극 344: 제2 서브 전극
345: 제2 확장 전극 360: 더미 전극
380: 스터브 전극 420: 상부 플로팅 전극
440: 하부 플로팅 전극

Claims (15)

  1. 상면, 하면, 제1 측면, 상기 제1 측면에 대향되는 제2 측면, 제3 측면 및 상기 제3 측면에 대향되는 제4 측면을 갖는 유전체;
    상기 유전체의 제1 측면에 배치되고, 상기 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장된 제1 외부 전극;
    상기 유전체의 제2 측면에 배치되고, 상기 유전체의 상면, 하면, 제3 측면 및 제4 측면으로 연장된 제2 외부 전극;
    상기 유전체의 내부에 배치되고, 복수의 전극 유닛이 적층된 적층체;
    상기 유전체의 내부에 배치되되 상기 적층체의 상부에 배치되고, 상기 제1 외부 전극 및 상기 제2 외부 전극과 중첩된 상부 플로팅 전극; 및
    상기 유전체의 내부에 배치되되 상기 적층체의 하부에 배치되고, 상기 제1 외부 전극 및 상기 제2 외부 전극과 중첩된 하부 플로팅 전극을 포함하는 광대역 커패시터.
  2. 제1항에 있어서,
    상기 복수의 전극 유닛은,
    제1 변이 상기 제1 외부 전극과 연결된 제1 메인 전극을 구비한 제1 전극 세트; 및
    제1 변이 상기 제2 외부 전극과 연결된 제2 메인 전극을 구비한 제2 전극 세트를 포함하고,
    상기 적층체는 상기 제1 전극 세트 및 상기 제2 전극 세트가 교대로 적층되고,
    상기 제1 메인 전극의 제2 변은 상기 제2 외부 전극과 이격되고, 상기 제1 메인 전극의 제2 변은 상기 제1 외부 전극과 이격되고, 상기 제1 메인 전극의 일부는 상기 제2 메인 전극의 일부와 중첩되어 중첩 영역을 형성하고
    상기 상부 플로팅 전극 및 상기 하부 플로팅 전극은 상기 제1 메인 전극 및 상기 제2 메인 전극의 중첩 영역과 중첩된 광대역 커패시터.
  3. 제2항에 있어서,
    상기 제1 전극 세트는 상기 제1 메인 전극과 이격되어 상기 제1 메인 전극의 제2 변과 마주하도록 배치되고, 상기 제2 외부 전극과 연결된 제1 서브 전극을 더 포함하고,
    상기 제2 전극 세트는 상기 제2 메인 전극과 이격되어 상기 제2 메인 전극의 제2 변과 마주하도록 배치되고, 상기 제1 외부 전극과 연결된 제2 서브 전극을 더 포함하는 광대역 커패시터.
  4. 제2항에 있어서,
    상기 제1 전극 세트는
    상기 유전체의 제3 측면과 평행한 상기 제1 메인 전극의 제3 변에서 연장되되 상기 제1 메인 전극의 제1 변에 인접한 위치에서 연장되고, 상기 제1 메인 전극의 제3 변에서 이격된 위치에서 상기 제1 메인 전극의 제2 변 방향으로 굴곡된 제1 연장 전극; 및
    상기 유전체의 제4 측면과 평행한 상기 제1 메인 전극의 제4 변에서 연장되되 상기 제1 메인 전극의 제1 변에 인접한 위치에서 연장되고, 상기 제1 메인 전극의 제4 변에서 이격된 위치에서 상기 제1 메인 전극의 제2 변 방향으로 굴곡된 제2 연장 전극을 더 포함하는 광대역 커패시터.
  5. 제2항에 있어서,
    상기 제2 전극 세트는
    상기 유전체의 제3 측면과 평행한 상기 제2 메인 전극의 제3 변에서 연장되되 상기 제2 메인 전극의 제1 변에 인접한 위치에서 연장되고, 상기 제2 메인 전극의 제3 변에서 이격된 위치에서 상기 제2 메인 전극의 제2 변 방향으로 굴곡된 제3 연장 전극; 및
    상기 유전체의 제4 측면과 평행한 상기 제2 메인 전극의 제4 변에서 연장되되 상기 제2 메인 전극의 제1 변에 인접한 위치에서 연장되고, 상기 제2 메인 전극의 제4 변에서 이격된 위치에서 상기 제2 메인 전극의 제2 변 방향으로 굴곡된 제4 연장 전극을 더 포함하는 광대역 커패시터.
  6. 제2항에 있어서,
    상기 제1 전극 세트는,
    상기 유전체의 제3 측면과 평행한 상기 제1 메인 전극의 제3 변에서 연장되되 상기 제1 메인 전극의 제1 변에 인접한 위치에서 상기 유전체의 제3 측면 방향으로 연장된 제1 확장 전극; 및
    상기 유전체의 제4 측면과 평행한 상기 제1 메인 전극의 제4 변에서 연장되되 상기 제1 메인 전극의 제1 변에 인접한 위치에서 상기 유전체의 제4 측면 방향으로 연장된 제2 확장 전극을 더 포함하는 광대역 커패시터.
  7. 제2항에 있어서,
    상기 제2 전극 세트는
    상기 유전체의 제3 측면과 평행한 상기 제2 메인 전극의 제3 변에서 연장되되 상기 제2 메인 전극의 제1 변에 인접한 위치에서 상기 유전체의 제3 측면 방향으로 연장된 제3 확장 전극; 및
    상기 유전체의 제4 측면과 평행한 상기 제2 메인 전극의 제4 변에서 연장되되 상기 제2 메인 전극의 제1 변에 인접한 위치에서 상기 유전체의 제4 측면 방향으로 연장된 제4 확장 전극을 더 포함하는 광대역 커패시터.
  8. 제1항에 있어서,
    상기 상부 플로팅 전극 및 상기 하부 플로팅 전극은 플로팅 전극이 배치된 복수의 유전체 시트가 적층된 다층 구조를 갖는 광대역 커패시터.
  9. 제1항에 있어서,
    상기 유전체의 내부에 배치되되 상기 적층체의 상부에 배치되고, 상기 유전체의 제1 측면에 인접하도록 배치되어 상기 제1 외부 전극과 연결된 제1 더미 전극;
    상기 유전체의 내부에 배치되되 상기 적층체의 하부에 배치되고, 상기 유전체의 제1 측면에 인접하도록 배치되어 상기 제1 외부 전극과 연결된 제2 더미 전극;
    상기 유전체의 내부에 배치되되 상기 적층체의 상부에 배치되고, 상기 유전체의 제2 측면에 인접하도록 배치되어 상기 제2 외부 전극과 연결된 제3 더미 전극; 및
    상기 유전체의 내부에 배치되되 상기 적층체의 하부에 배치되고, 상기 유전체의 제2 측면에 인접하도록 배치되어 상기 제2 외부 전극과 연결된 제4 더미 전극 중에서 하나 이상을 더 포함하는 광대역 커패시터.
  10. 제9항에 있어서,
    상기 제1 더미 전극, 상기 제2 더미 전극, 상기 제3 더미 전극 및 상기 제4 더미 전극은 더미 전극이 배치된 복수의 유전체 시트가 적층된 다층 구조를 갖는 광대역 커패시터.
  11. 제1항에 있어서,
    상기 유전체의 내부에 배치되되 상기 적층체의 상부에 배치되고, 상기 유전체의 제1 측면에 인접하도록 배치되어 상기 제1 외부 전극과 연결된 제1 스터브 전극;
    상기 유전체의 내부에 배치되되 상기 적층체의 하부에 배치되고, 상기 유전체의 제1 측면에 인접하도록 배치되어 상기 제1 외부 전극과 연결된 제2 스터브 전극;
    상기 유전체의 내부에 배치되되 상기 적층체의 상부에 배치되고, 상기 유전체의 제2 측면에 인접하도록 배치되어 상기 제2 외부 전극과 연결된 제3 스터브 전극; 및
    상기 유전체의 내부에 배치되되 상기 적층체의 하부에 배치되고, 상기 유전체의 제2 측면에 인접하도록 배치되어 상기 제2 외부 전극과 연결된 제4 스터브 전극 중에서 하나 이상을 더 포함하는 광대역 커패시터.
  12. 제11항에 있어서,
    상기 제1 스터브 전극, 상기 제2 스터브 전극, 상기 제3 스터브 전극, 상기 제4 스터브 전극은 스터브 전극이 배치된 복수의 유전체 시트가 적층된 다층 구조를 갖는 광대역 커패시터.
  13. 제11항에 있어서,
    상기 제1 스터브 전극 및 상기 제2 스터브 전극에는
    상기 유전체의 제1 측면에 인접하여 배치되고, 상기 제1 외부 전극과 연결된 제1 영역;
    상기 유전체의 제3 측면을 마주하며 배치된 상기 제1 영역의 제1 단부와 연결된 제2 영역; 및
    상기 유전체의 제4 측면을 마주하며 배치된 상기 제1 영역의 제2 단부와 연결된 제3 영역이 정의된 광대역 커패시터.
  14. 제11항에 있어서,
    상기 제3 스터브 전극 및 상기 제4 스터브 전극에는
    상기 유전체의 제2 측면에 인접하여 배치되고, 상기 제2 외부 전극과 연결된 제1 영역;
    상기 유전체의 제3 측면을 마주하며 배치된 상기 제1 영역의 제1 단부와 연결된 제2 영역; 및
    상기 유전체의 제4 측면을 마주하며 배치된 상기 제1 영역의 제2 단부와 연결된 제3 영역이 정의된 광대역 커패시터.
  15. 제11항에 있어서,
    상기 제1 스터브 전극 및 상기 제3 스터브 전극은 상기 적층체의 상부에 배치된 제1 유전체 시트에 배치되고,
    상기 제2 스터브 전극 및 상기 제4 스터브 전극은 상기 적층체의 하부에 배치된 제2 유전체 시트에 배치되는 광대역 커패시터.
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