KR100706703B1 - 적층 칩 모듈의 제조 방법 - Google Patents

Abstract

본 발명은 적층 칩 모듈의 제조 방법에 관한 것으로, 더미 시트와 전극 패턴이 일면에 형성된 시트를 포함하는 다수개의 시트를 갖춘 적층 칩 모듈의 제조 방법에서, 제 1접착 부재의 상면에 상기 다수개의 시트중 일부를 순차적으로 적층시키는 제 1과정; 제 2접착 부재의 상면에 상기 다수개의 시트중 나머지를 순차적으로 적층시키는 제 2과정; 및 상기 제 1과정에 의한 적층체의 상면과 상기 제 2과정에 의한 적층체의 상면을 상호 접하게 적층시키는 제 3과정을 포함하고, 상기 제 2접착 부재의 상면에 적어도 2개 이상의 시트를 적층시킴으로써, 종래의 방식에 비해 옮겨 붙일 때 틀어지는 현상이 매우 완화되어 생산 수율을 증대시키는 효과가 있다.

Description

적층 칩 모듈의 제조 방법{Method of manufacturing laminated chip module}

도 1은 종래 적층 칩 모듈의 시트 적층 구조도,

도 2 및 도 3은 도 1의 적층 칩 모듈의 제조 방식을 설명하기 위한 도면,

도 4는 본 발명의 실시예에 따른 적층 칩 모듈의 제조 방법을 설명하기 위한 도면,

도 5는 본 발명의 실시예에 따라 다수개의 시트가 적층된 구조도이다.

< 도면의 주요부분에 대한 부호의 설명 >

1∼20 : 레이어 시트 22, 24, 28 : 전극 패턴

26 : 더미층 30 : 제 1열접착 테이프

32 : 제 2열접착 테이프

본 발명은 적층 칩 모듈의 제조 방법에 관한 것으로, 보다 상세하게는 ASM/FEM 등과 같이 시트에 패턴이 인쇄되어 적층됨과 더불어 패턴이 상면 및 하면에 노출된 적층 칩 모듈을 제조하는 방법에 관한 것이다.

일반적으로, 핸드폰 또는 PDA 등과 같은 휴대 단말기는 사용 장소의 제약을 해결할 수 있도록 하기 위해 무선 채널을 통해 데이터 또는 음성신호를 송수신한다. 게다가 다양한 무선 서비스(GPS, GSM, DCS, CDMA 등)가 증대됨에 따라 여러 주파수 대역에서 사용가능한 휴대 단말기가 필요해졌다.

그러나, 미관이나 사이즈에 문제 또한 고려되어야 하기 때문에 대부분 여러 주파수대에서 사용할 수 있는 광대역 안테나 하나만을 구비하고, 안테나 다음단에 디플렉서 구조와 스위치 회로를 두어 필요한 무선 서비스를 선택하여 사용할 수 있도록 하는 구조를 채택한다.

최근들어, 휴대 단말기의 소형화가 진행되면서 휴대 단말기용 RF부품의 개발 방향이 소형화, 모듈화, 다기능화로 맞춰지고 있다. 그에 따라, 안테나단으로 연결되는 RF회로들이 각각 모듈화되고 있다. 그중에서, 안테나에 연결되어 여러 무선 서비스에 접속을 교대로 스위칭하는 회로를 모듈화한 안테나 스위칭 모듈(Antenna Switching Module; 이하 ASM이라 함)이 제공되고 있다. 이외로는 상기 안테나 스위 칭 모듈의 수신단측에 수신 신호를 필터링하는 표면탄성파 필터(Surface Acoustic Wave Filter; 이하 SAW필터라고 함)를 더 포함시킨 프런트 엔드 모듈(Front End Module; 이하 FEM이라 함)이 등장하였다.

상기한 ASM/FEM의 내부는 도 1에서와 같은 시트 적층 구조를 갖는다. ASM/FEM은 다수개의 레이어 시트(1∼20)가 순차적으로 적층된 구조이다. 최상위의 레이어 시트(1)의 전극 패턴(1a)이 외부로 노출되고, 최하위의 레이어 시트(20)의 전극 패턴(20a)이 외부로 노출된다. 그리고, 다수개의 레이어 시트(1∼20)중에는 더미층(26)이 존재한다. 그 더미층(26)은 여러 장의 더미용 레이어 시트로 구성되고, 캐패시터를 위한 전극 패턴(22)과 인덕터를 위한 전극 패턴(24) 사이에 적층되어 상호간의 간섭을 줄인다. 미설명 부호 28은 접지용 전극 패턴이다.

이러한 시트 적층 구조를 갖는 ASM/FEM은 도 2에서와 같이, 제 1 및 제 2열접착 테이프(30, 32)를 이용하여 다수개의 레이어 시트(1∼20)를 적층시킨다. 통상적으로, 레이어 시트(1∼20)는 유전체로 된 필름 형상의 시트이다. 유전체 필름은 충격 등에 약하기 때문에 직접 사용하기 어려워서 캐스팅 공정에서 후막 필름(도시 생략)에 붙여서 건조한 후 절단한다. 절단된 유전체 필름에는 비아 홀이 천공되고, 비아 홀이 천공된 유전체 필름에 전극 패턴이 인쇄된다. 그 후, 유전체 필름(즉, 레이어 시트)을 순서적으로 적층하게 되는데, 적층 공정간에 후막 필름은 제거된다. 이렇게 되면 적층 공정 진행간에 약한 유전체 필름이 손상되기 쉬우므로 열접착 테이프를 사용하는 것이다.

도 2를 참조하면, 먼저 제 1열접착 테이프(30)에 최상위의 레이어 시트(1)를 뒤집어 적층시킨다. 즉, 최상위의 레이어 시트(1)의 전극 패턴면이 제 1열접착 테이프(30)에 접하도록 적층시키고서 그 최상위의 레이어 시트(1)의 전극 패턴면과 반대되는 면에 붙어 있는 후막 필름(도시 생략)을 제거한다. 그 후, 그 최상위의 레이어 시트(1)의 적층 방식과 동일하게 이후의 레이어 시트들을 순차적으로 뒤집어 적층시킨다. 이와 같이 하여 레이어 시트(19)까지의 적층을 완료시킨다. ASM/FEM 등과 같은 칩 모듈의 경우 상부와 하부에 모두 패턴 전극이 노출되어 있어야 하는데, 적층되어 있는 레이어 시트(19)의 상면에는 패턴 전극이 형성되어 있지 않으므로 마지막인 최하위의 레이어 시트(20)를 다른 열접착 테이프(32)에 뒤집어 붙인다. 즉, 레이어 시트(20)의 전극 패턴면을 제 2열접착 테이프(32)에 붙인다. 그리고 나서, 그 레이어 시트(20)의 전극 패턴면과 반대되는 면에 붙어 있는 후막 필름(도시 생략)을 제거한 후에 그 후막 필름이 제거된 레이어 시트(20)의 면을 현재 적층되어 있는 레이어 시트(19)의 상면과 접하도록 적층시킨다.

이와 같이 적층시키게 되면 도 3과 같이 되고, 도 3에서 상하부의 제 1 및 제 2열접착 테이프(30, 32)를 제거하여 뒤집으면 도 1에서와 같은 층 구조를 갖게 된다.

그런데, 이와 같은 종래의 적층 방식에 따르면, 제 2열접착 테이프(32)에 최하위의 레이어 시트(20)를 붙여서 옮겨 붙일때 틀어지거나 밀리는 현상이 발생하게 된다. 그에 따라, 최하위의 레이어 시트(20)가 늘어나서 레이어 시트간의 정렬이 불일치된다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 시트 적층시의 틀어지거나 밀리는 현상을 완화시킬 수 있도록 한 적층 칩 모듈의 제조 방법을 제공함에 그 목적이 있다.

그리고, 본 발명의 다른 목적은 적층 시트수를 감소시켜 제조 공정수를 감소시킬 수 있도록 한 적층 칩 모듈의 제조 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 적층형 칩 모듈의 제조 방법은, 더미 시트와 전극 패턴이 일면에 형성된 시트를 포함하는 다수개의 시트를 갖춘 적층형 칩 모듈의 제조 방법으로서,

제 1접착 부재의 상면에 상기 다수개의 시트중 일부를 순차적으로 적층시키는 제 1과정; 제 2접착 부재의 상면에 상기 다수개의 시트중 나머지를 순차적으로 적층시키는 제 2과정; 및 상기 제 1과정에 의한 적층체의 상면과 상기 제 2과정에 의한 적층체의 상면을 상호 접하게 적층시키는 제 3과정을 포함하고,

상기 제 2접착 부재의 상면에 적어도 2개 이상의 시트를 적층시키는 것을 특징으로 한다.

그리고, 상기 제 1접착 부재의 상면에 적층되는 시트의 전극 패턴을, 상기 제 1접착 부재로 향하도록 하여 적층시킨다.

그리고, 상기 제 2접착 부재의 상면에 적층되는 시트의 전극 패턴을, 상기 제 2접착 부재를 향하도록 하여 적층시킨다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층 칩 모듈의 제조 방법에 대하여 설명하면 다음과 같다.

일단, 본 발명에서의 시트를 적층시키기 위해서는 전극 패턴이 일면에 형성된 다수개의 레이어 시트 및 전극 패턴이 형성되지 않은 더미용 레이어 시트를 준비해야 된다. 그 다수개의 레이어 시트 및 더미용 레이어 시트는 다음과 같은 공정에 의해 제조된다.

먼저, 소정 중량의 유리 세라믹 분말을 준비하고 PVB계 바인더(binder)를 유리 세라믹 분말 대비 소정 중량부 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 그 유리 세라믹 분말에 함께 배합한다.

그리고 나서, 배합된 유리 세라믹 분말을 용기에 넣고 회전시켜 균일하게 섞는다. 예를 들어, 50rpm으로 20시간 정도 볼밀(ball mill)을 통해 원하는 입경의 유리 세라믹 분말을 얻는다. 상기 예로 든 50rpm과 20시간은 하나의 예시일 뿐, 볼밀내의 볼의 직경 및 양, 솔벤트 및 바인더의 양 등에 따라 가변된다.

상기 볼밀에서의 밀링(milling)을 거치게 되면 최초로 배합된 유리 세라믹 분말이 슬러리(slurry) 형태로 토출되는데, 그 토출되는 슬러리에는 기포가 어느 정도 존재하기 때문에 그 토출되는 슬러리내의 기포를 제거하기 위해 탈포를 실시한다. 탈포시 슬러리 표면이 급속히 건조되는 것을 방지하기 위해 슬러리를 교반하면서 진공에서 소정 시간 유지하도록 한다.

탈포 과정을 거친 섞여진 원재료(즉, 슬러리 형태임)를 시트 형태로 만든다. 즉, 테이프 캐스터에 필름과 블레이드(blade)를 설치한 후에 필름을 서서히 이송시 키면서 탈포된 슬러리를 투입하고, 블레이드를 통과한 슬러리를 건조시켜서 원하는 두께(예컨대, 필름위에 20∼150μm)의 시트(즉, 세라믹 시트 또는 그린 시트라고도 함) 형태로 롤에 감는다.

그 롤에 감겨진 세라믹 시트를 일정한 크기(치수)로 절단하고, 그 절단된 세라믹 시트에 비어 홀을 형성하고 그 비어 홀에 도전체 페이스트를 충전시킨다. 그 비어 홀은 층간 회로를 연결하는 역할을 한다. 그리고, 그 비어 홀이 충전된 세라믹 시트위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 각 층에 알맞은 내부 회로 패턴(예컨대, 인덕터, 캐패시터, 접지 전극 등의 패턴)을 인쇄한다.

이와 같이 하게 되면 일면에 전극 패턴(내부 회로 패턴)이 형성된 레이어 시트가 제조된다. 그리고 더미용 레이어 시트는 전극 패턴을 형성시키지 않으면 되므로 상기 내부 회로 패턴 생성 공정이 필요없다.

도 4는 본 발명의 실시예에 따른 적층 칩 모듈의 제조 방법을 설명하기 위한 도면이고, 도 5는 본 발명의 실시예에 따라 다수개의 시트가 적층된 구조도이다.

먼저, 제 1열접착 테이프(30)의 상면에 최상위의 레이어 시트(1)의 전극 패턴면이 접하도록 적층시키고서 그 최상위의 레이어 시트(1)의 전극 패턴면과 반대되는 면에 붙어 있는 후막 필름(도시 생략)을 제거한다. 그 후, 그 최상위의 레이어 시트(1)의 적층 방식과 동일하게 이후의 레이어 시트들을 순차적으로 뒤집어 적 층시킨다. 이와 같이 하여 레이어 시트(16)까지의 적층을 완료시킨다.

그리고 나서, 제 2열접착 테이프(32)의 상면에 최하위의 레이어 시트(20)를 뒤집어 붙인다. 즉, 그 레이어 시트(20)의 전극 패턴면을 열접착 테이프(32)의 상면에 붙인다. 그리고 나서, 그 레이어 시트(20)의 전극 패턴면과 반대되는 면에 붙어 있는 후막 필름(도시 생략)을 제거한 후에 그 후막 필름이 제거된 레이어 시트(20)의 면에 상위의 레이어 시트(19)를 뒤집어 붙인다. 즉, 그 레이어 시트(19)의 전극 패턴면을 상기 레이어 시트(20)의 후막 필름 제거면상에 붙인다. 그리고 나서, 그 레이어 시트(19)의 전극 패턴면과 반대되는 면에 붙어 있는 후막 필름(도시 생략)을 제거한 후에 그 후막 필름이 제거된 레이어 시트(19)의 면에 상위의 레이어 시트(18)를 뒤집어 붙인다. 즉, 그 레이어 시트(18)의 전극 패턴면을 상기 레이어 시트(19)의 후막 필름 제거면상에 붙인다.

이후, 상기 제 1열접착 테이프(30)상에 형성된 적층체(즉, 레이어 시트(1∼16)에 의해 형성된 적층체)와 상기 제 2열접착 테이프(32)상에 형성된 적층체(즉, 레이어 시트(18∼20)에 의해 형성된 적층체)를 상호 붙인다. 예를 들어, 상기 제 2열접착 테이프(32)상에 형성된 적층체를 뒤집어서 상기 제 1열접착 테이프(30)상에 형성된 적층체의 상면에 붙인다.

상술한 본 발명의 실시예 설명은 이해를 돕기 위해 단품인 하나의 적층 칩 모듈을 상정하여 설명한 것이다. 실제적으로는 레이어 시트의 적층 이후에 커팅과 번아웃 및 소성 과정을 거쳐야 원하는 단품의 적층 칩 모듈이 완성되는데, 그 커팅과 번아웃 및 소정 과정은 종래의 방식과 동일하여 생략하였다.

이와 같이 하게 되면 도 3과 비교하여 보았을 때, 도 3은 중간의 레이어 시트를 기준으로 상하 비대칭이지만 도 5은 중간의 레이어 시트를 기준으로 상하 대칭을 이룬다. 즉, 최하위의 레이어 시트를 열접착 테이프에 붙여서 옮겨 붙이는 것보다 여러 장의 레이어 시트를 열접착 테이프에 붙여서 옮겨 붙임으로써 옮겨 붙일 때 틀어지는 현상을 현저히 완화하게 되고, 그로 인해 생산 수율이 증대된다.

더욱이, 전극 패턴(22, 24) 사이에 개재된 레이어 시트의 수가 3개라는 것은 상호 동일하지만, 도 3에서는 레이어 시트(16, 17)가 더미층(26)을 이루는 반면에 그에 대응하여 도 5에서는 레이어 시트(16)가 더미층을 이루게 된다. 즉, 도 3과 도 5를 보면 전극 패턴(22)과 전극 패턴(24) 사이에는 캐패시터와 인덕터간의 간섭을 없애기 위해 3개의 레이어 시트를 사용하였지만, 시트 적층 방식에서의 차이점으로 인해 도 5에서는 레이어 시트(18)가 마치 도 3의 더미 시트인 레이어 시트(17)로 기능하므로 도 5에서는 도 3에서 필요한 레이어 시트(17)가 필요없게 된다.

그에 따라, 종래의 적층 칩 모듈의 제조 방식과 비교하여 보았을 때 사용되는 레이어 시트의 수를 줄일 수 있게 된다. 즉, 레이어 시트(17)에 대한 펀칭 인쇄 및 적층 공정수가 줄어 들게 되어 재료비의 절감을 도모할 수 있으며 실질적인 칩 모듈의 높이를 줄일 수도 있게 된다.

다시 말해서, 종래의 적층 칩 모듈의 제조 방식에 의해 적층된 레이어 시트(19; 도 2참조)의 상면에 또 다른 전극 패턴을 인쇄할 수만 있다면 즉, 레이어 시 트의 상면 및 하면에 전극 패턴의 인쇄가 가능하다면 그 레이어 시트(19)는 최하위의 레이어 시트로 사용되므로 19개의 레이어 시트로 칩 모듈(이 경우에도 비대칭임)이 완성될 수 있겠으나, 현재로서는 레이어 시트의 상면 및 하면에 전극 패턴을 인쇄하기란 불가능에 가까운 것이어서 부득불 종래와 같이 제 2열접착 테이프(32)에 최하위의 레이어 시트(20)를 뒤집어 붙인 후에 그 레이어 시트(19)의 상면에 그 레이어 시트(20)를 다시 뒤집어 붙이는 방식을 이용하였다.

그러나, 상술한 바와 같은 본 발명의 실시예에 따르면, 종래와 같이 레이어 시트에 대한 펀칭 및 이를 이용하여 적층을 행하지만 2개의 열접착 테이프(30, 32)에 각각 적절하게 배분시켜서 적층시킨 레이어 시트를 상호 붙임으로써, 하나의 더미용 레이어 시트의 생산 공정을 줄일 수 있게 된다. 특히, 제 2열접착 테이프(32)에 여러개의 레이어 시트(18, 19, 20)를 적층시킨 후에 제 1열접착 테이프(30)상의 레이어 시트(16)의 상면에 옮겨 붙임으로써 층간 밀림 현상을 현저히 개선시킬 수 있게 된다.

이상 상세히 설명한 바와 같이 본 발명에 따르면, 두개의 열접착 테이프에 다수개의 레이어 시트를 나누어 적층시킨 후에 상호 붙임으로써 종래의 방식에 비해 옮겨 붙일 때 틀어지는 현상이 매우 완화되어 생산 수율을 증대시키는 효과가 있다.

그리고, 종래의 방식에 비해 한 장의 레이어 시트에 대한 펀칭 및 적층 공정이 생략되므로 원하는 칩 모듈의 제조에 필요한 레이어 시트의 수를 줄일 수 있게 되고 칩 모듈의 실제적인 높이를 줄일 수 있게 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (3)

1. 더미 시트와 전극 패턴이 일면에 형성된 시트를 포함하는 다수개의 시트를 갖춘 적층 칩 모듈의 제조 방법으로서,

   제 1접착 부재의 상면에 상기 다수개의 시트중 일부를 순차적으로 적층시키는 제 1과정;

   제 2접착 부재의 상면에 상기 다수개의 시트중 나머지를 순차적으로 적층시키는 제 2과정; 및

   상기 제 1과정에 의한 적층체의 상면과 상기 제 2과정에 의한 적층체의 상면을 상호 접하게 적층시키는 제 3과정을 포함하고,

   상기 제 2접착 부재의 상면에 적어도 2개 이상의 시트를 적층시키는 것을 특징으로 하는 적층 칩 모듈의 제조 방법.
2. 제 1항에 있어서,

   상기 제 1접착 부재의 상면에 적층되는 시트의 전극 패턴을, 상기 제 1접착 부재로 향하도록 하여 적층시키는 것을 특징으로 하는 적층 칩 모듈의 제조 방법.
3. 제 1항 또는 제 2항에 있어서,

   상기 제 2접착 부재의 상면에 적층되는 시트의 전극 패턴을, 상기 제 2접착 부재를 향하도록 하여 적층시키는 것을 특징으로 하는 적층 칩 모듈의 제조 방법.

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