KR20050014094A - 다양한 커패시턴스 값을 갖는 적층 칩 소자 - Google Patents
다양한 커패시턴스 값을 갖는 적층 칩 소자Info
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Abstract
Description
Claims (22)
- 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와,제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와,제3 도전체 패턴이 상기 제1 도전체 패턴과 제2 도전체 패턴 사이의 소정 영역에 형성된 제3 시트를 포함하고,상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고,상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
- 제1항에 있어서, 상기 제1 시트와 제2 시트 중 적어도 하나의 시트는 둘 이상이고, 제3 시트는 둘 이상인 것을 특징으로 하는 적층 칩 소자.
- 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와,상기 제1 도전체 패턴과 교차하는 방향으로 면적이 서로 다른 두 개의 영역으로 구성된 제2 도전체 패턴이 양 대향 단부를 가로질러 형성된 제2 시트를 포함하고,상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴 각 영역에서 적어도 일 단부는 제3 외부 단자에 연결되고,상기 제1 시트 및 제2 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
- 제3항에 있어서, 상기 제1 시트 및 제2 시트 중 적어도 하나는 복수개인 것을 특징으로 하는 적층 칩 소자.
- 양 대향 단부 측에 각각 이격되어 형성된 제1 및 제2 영역과, 상기 이들 영역과 이격되고 이들 사이에서 상기 양 대향 단부를 연결하는 방향과 교차하는 방향으로 형성된 제3 영역으로 구성된 제1 도전체 패턴이 형성된 제1 시트와,상기 제1 및 제3 영역의 일부와 중첩되고 상기 제2 및 제3 영역의 일부와 중첩되며 서로 이격된 제4 및 제5 영역으로 구성된 제2 도전체 패턴이 형성된 제2 시트를 포함하고,상기 제1 도전체 패턴의 제1 및 제2 영역의 일 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제3 영역의 적어도 일 단부는 제3 외부 단자에 연결되고, 상기 제1 시트 및 제2 시트는 적층된 것을 특징으로 하는 적층 칩 소자.
- 제5항에 있어서, 상기 제1 및 제2 시트 중 적어도 하나의 시트는 복수개인 것을 특징으로 하는 적층 칩 소자.
- 제5항에 있어서, 제3 도전체 패턴이 상기 제1 도전체 패턴의 제3 영역과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제3 시트와,제4 도전체 패턴이 상기 제3 영역과 동일한 방향으로 양 대향 단부를 가로질러 형성된 제4 시트를 포함하고,제3 도전체 패턴의 양 대향 단부는 각각 상기 제1 및 제2 외부 단자와 연결되고,제4 도전체 패턴의 적어도 일 단부는 상기 제3 외부 단자와 연결되고,상기 제1 시트와 제3 시트 사이에는 제4 시트가 배치된 것을 특징으로 하는 적층 칩 소자.
- 제7항에 있어서, 적어도 상기 제1 시트, 제3 시트, 제4 시트의 각각은 복수개인 것을 특징으로 하는 적층 칩 소자.
- 제8항에 있어서, 상기 복수의 제4 시트의 제4 도전체 패턴은 서로 다른 폭을 갖는 것을 특징으로 하는 적층 칩 소자.
- 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와,제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와,제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고,제4 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제4 시트를 포함하고,상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고, 상기 제3 및 제4 도전체 패턴의 대향하는 각각의 일 단부는 각 시트의 대응하는 일 단부까지 연장되어 각각 상기 제1 및 제2 외부 단자에 연결되고,상기 제3 시트와 제4 시트의 사이에는 제2 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
- 제10항에 있어서, 상기 제3 시트와 제4 시트 중 적어도 하나의 시트는 둘 이상이고, 상기 제 1 시트와 제2 시트는 중 적어도 하나의 시트는 둘 이상인 것을 특징으로 하는 적층 칩 소자.
- 제1 도전체 패턴이 양 대향 단부를 가로질러 형성된 제1 시트와,제2 도전체 패턴이 상기 제1 시트 상에 형성된 제1 도전체 패턴과 교차하는 방향으로 양 대향 단부를 가로질러 형성된 제2 시트와,제3 도전체 패턴이 상기 제1 도전체 패턴과 동일 방향으로 형성된 제3 시트를 포함하고,상기 제1 도전체 패턴의 양 대향 단부는 각각 제1 및 제2 외부 단자에 연결되고, 상기 제2 도전체 패턴의 적어도 일 단부는 제3 외부 단자에 연결되고, 제3 도전체 패턴의 일 단부는 시트의 일 단부까지 연장하여 제1 또는 제2 외부 단자에 연결되고,상기 제1 시트와 제2 시트의 사이에는 제3 시트가 적층된 것을 특징으로 하는 적층 칩 소자.
- 제12항에 있어서, 상기 제2 및 제3 시트는 복수 개인 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 적층 칩 소자가 복수개가 병렬로 배치되어 단일칩 내에 어레이형으로 제조된 것을 특징으로 하는 적층 칩 소자.
- 제14항에 있어서, 상기 제3 외부 단자에 연결된 도전체 패턴 또는 영역은 서로 연결된 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제4항 및 제10항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 도전체 패턴은 Ni-Cr 또는 RuO2등의 저항체 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 제3 도전체 패턴은 Ni-Cr 또는 RuO2등의 저항체 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 도전체 패턴은 Ag, Pt, Pd등의 금속 패턴을 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 시트는 세라믹 시트를 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 시트는 배리스터 시트를 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 시트는 PTC 서미스터 시트를 포함하는 것을 특징으로 하는 적층 칩 소자.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 시트는 NTC 서미스터 시트를 포함하는 것을 특징으로 하는 적층 칩 소자.
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