JPH05226116A

JPH05226116A - 積層型バリスタ

Info

Publication number: JPH05226116A
Application number: JP4061275A
Authority: JP
Inventors: Yasushi Ueno; 靖司上野; Akiyoshi Nakayama; 晃慶中山; Kazuyoshi Nakamura; 和敬中村; Yasunobu Yoneda; 康信米田; Yukio Sakabe; 行雄坂部
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1992-02-14
Filing date: 1992-02-14
Publication date: 1993-09-03

Abstract

(57)【要約】【目的】低電圧化を図りながらバリスタ電圧のばらつ
きを回避でき、また内部電極の拡散を防止して耐パルス
性を向上できるとともに、焼成温度を低くして製造コス
トを低減できる積層型バリスタを提供する。【構成】半導体セラミクス層２と内部電極３とを交互
に積層し、この積層体を一体焼結して焼結体４を形成
し、該焼結体４の両端面４ａ，４ｂに上記内部電極３の
一端縁３ａを導出して積層型バリスタ１を構成する。ま
た上記セラミクス層２をＺｎＯを主成分とし、これに副
成分として５mol ％以下のＢｉ，Ｍｎ，Ｃｏ，Ｓｂ，Ｓ
ｉ，Ｂ，Ｐｂのうち少なくとも１種類以上を含むセラミ
クス材料により構成する。そして、このセラミクス材料
の平均粒径を７μm 未満とし、さらに上記セラミクス層
の厚さを100 μm 未満とする。また、上記内部電極を、
ＡｇとＰｄとを重量比でＡｇ：Ｐｄ＝（１−Ｘ）：Ｘ，
0.05≦Ｘ≦0.5 の割合で含有してなる金属材料により構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、特にバリスタ電圧の
低電圧化を図りながらバリスタ電圧のばらつきを回避で
き、また内部電極の拡散を防止して耐パルス性を向上で
き、さらには焼成温度を低くして製造コストを低減でき
るようにした構造に関する。

【０００２】

【従来の技術】近年、通信機等に採用される電子機器の
分野においては、小型化及び電子部品の集積化が急速に
進んでおり、これに伴ってバリスタにおいても小型化，
低電圧化の要求が強くなっている。また、マイクロコン
ピュータによりデジタル制御処理を行うようにした電子
機器では、ＥＭＩノイズの侵入によってデジタル部品の
破壊，誤動作が生じるおそれがある。このようなノイズ
の侵入経路は電源部分，信号ライン部分が多いことか
ら、これらの入出力部にノイズフィルタを接続して上記
ノイズを吸収するようにしている。上記ＥＭＩノイズに
よる破壊や誤動作を解消するには電子機器からノイズを
出さず、かつ機器に侵入させないことが必要であり、こ
のようなノイズ吸収素子として、従来、積層型バリスタ
が提案されている（例えば、特公平３-53761号公報参
照) 。

【０００３】この積層型バリスタは、半導体セラミクス
層と内部電極とを交互に積層して一体焼結し、この焼結
体の両端面に外部電極を形成するとともに、該外部電極
に上記内部電極の一端面を交互に電気的に接続して構成
されている。上記焼結体は、平均粒径が７〜22μm のセ
ラミクス材料を採用し、かつ上記セラミクス層の厚さが
20〜350 μm となるよう設定されている。また、上記内
部電極は、ＡｇとＰｄとを重量比でＡｇ：Ｐｄ＝（１−
Ｘ）：Ｘ，0.2 ≦Ｘ≦0.5 の割合で混合してなる金属材
料を採用している。

【０００４】また、上記積層型バリスタにおいては、サ
ージ耐量及び静電気耐量の向上を図るために、焼結体内
のＢｉ成分をＢｉ₂Ｏ₃に換算して0.4 〜１mol ％の範
囲内に減少させ、これにより結晶粒の成長を抑制して粒
径の均一化を図るとともに、気孔率を５％以下に減少さ
せるようにしている。また、内部電極として上述の割合
で混合したＡｇ−Ｐｄ合金を採用することにより、焼成
過程におけるセラミクスと内部電極との反応を回避する
ようにしている。

【０００５】

【発明が解決しようとする課題】しかしながら上記従来
の積層型バリスタでは、セラミクス粒径のばらつきが大
きいことから、それだけバリスタ電圧にばらつきが生じ
易いという問題点がある。また、焼成時に焼結体内のＢ
ｉ成分と内部電極のＰｄとの反応が発生し、該内部電極
のＡｇが焼結体の結晶界面に存在する気孔部に拡散し易
く、その結果内部電極間にパルスが印加されると短絡し
易くなるという問題がある。さらに、上記従来の積層型
バリスタでは、焼結体の焼成温度を１200 ℃以上に設定
していることから、製造コストが上昇するという問題も
ある。

【０００６】本発明は、上記従来の状況に鑑みてなされ
たもので、バリスタ電圧のばらつきを回避できるととも
に、内部電極の拡散を防止して耐パルス特性を向上で
き、さらには焼成温度を低くして製造コストを低減でき
る積層型バリスタを提供することを目的としている。

【０００７】

【課題を解決するための手段】本件発明者らは、上記目
的を達成するために検討したところ、内部電極間のセラ
ミクス層の厚さ，及びセラミクス結晶の粒径がバリスタ
特性に影響を与えていることに着目し、この結晶粒径と
セラミクス層の厚さを規制することにより、また内部電
極のＡｇとＰｄとの混合割合を規制することによって上
記各問題点を解消できることを見出し、本発明を成した
ものである。

【０００８】そこで請求項１の発明は、半導体セラミク
ス層と内部電極とを交互に積層してなる積層型バリスタ
において、上記セラミクス層に平均粒径７μm 未満のセ
ラミクス材料を採用し、かつセラミクス層の厚さを100
μm 未満としたことを特徴としている。また、請求項２
の発明は、上記内部電極に、ＡｇとＰｄとを重量比でＡ
ｇ：Ｐｄ＝（１−Ｘ）：Ｘ，0.05≦Ｘ≦0.5 の割合で含
有した金属材料を採用し、さらに請求項３の発明は、上
記重量比を、Ａｇ：Ｐｄ＝（１−Ｘ）：Ｘ，0.05≦Ｘ≦
0.15としたことを特徴としている。さらにまた、請求項
４の発明は、上記内部電極にＰｔ，Ａｕを採用したこと
を特徴としている。

【０００９】

【作用】請求項１の発明に係る積層型バリスタによれ
ば、セラミクス材料の平均粒径を７μm 未満としたの
で、粒径のばらつきを低減でき、それだけバリスタ電圧
のばらつきを回避できる。また粒径を７μm 未満とした
ことにより、内部電極間の結晶界面の気孔，つまりポア
を微小にでき、しかも焼結体の密度を高めることができ
ることから、上記ポアへの内部電極材料の拡散を回避で
き、ひいてはパルスを印加したときの短絡を防止でき、
耐パルス特性を改善できる。さらに、本発明では、セラ
ミクス材料の平均粒径を７μm 未満とするとともに、セ
ラミクス層の厚さを100 μm 未満としたので、焼成温度
を従来より低くしても所望の焼結体を得ることかでき、
その分だけ製造コストを低減でき、さらにはバリスタ電
圧を低電圧化できる。

【００１０】また、請求項２の発明によれば、内部電極
のＡｇとＰｄとの含有比をＡｇ：Ｐｄ＝（１−Ｘ）：
Ｘ，0.05≦Ｘ≦0.5 としたので、内部電極中のＰｄと焼
結体中のＢｉ成分との反応を抑制でき、それだけＡｇの
拡散を回避できることから、この点からもパルス印加に
よる短絡を防止できる。

【００１１】さらに、請求項３の発明では、上記Ａｇと
Ｐｄとの含有比をＡｇ：Ｐｄ＝（１−Ｘ）：Ｘ，0.05≦
Ｘ≦0.15としたので、ＰｄとＢｉとの反応をさらに抑制
でき、しかも内部電極の抵抗率を小さくできることか
ら、静電気耐量，サージ耐量を向上できる。

【００１２】さらにまた、請求項４の発明では、内部電
極にＰｔ，Ａｕを用いたので、焼結体のＢｉ成分と反応
することはなく、ポアへの拡散も生じないことから、耐
パルス特性をさらに向上できる。

【００１３】

【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタであり、これは半導体セラミクス
層２と内部電極３とを交互に積層して積層体を形成し、
該積層体を一体焼結することによって直方体状の焼結体
４を形成して構成されている。また、上記各内部電極３
の一端面３ａは焼結体４の左, 右端面４ａ，４ｂに交互
に露出されており、残りの端面はセラミクス層２の内側
に位置して焼結体４内に封入されている。

【００１４】また、上記焼結体４の左, 右端面４ａ，４
ｂには外部電極５が被覆形成されており、該外部電極５
は上記各内部電極３の一端面３ａに電気的に接続されて
いる。これにより上記内部電極３間で挟まれた部分が電
圧非直線特性を発現するセラミクス層２となっている。

【００１５】上記セラミクス層２は、ＺｎＯを主成分と
し、これに副成分として５mol ％以下のＢｉ，Ｍｎ，Ｃ
ｏ，Ｓｂ，Ｓｉ，Ｂ，Ｐｂのうち少なくとも１種類以上
を含有してなるセラミクス材料により構成されている。

【００１６】そして、上記セラミクス層２を構成するセ
ラミクス材料の平均粒径は７μm 未満となっており、さ
らに上記セラミクス層２の厚さｔは５〜100 μm に設定
されている。また、上記内部電極３はＡｇ−Ｐｄ合金か
らなり、このＡｇとＰｄとの含有割合は、重量比でＡ
ｇ：Ｐｄ＝（１−Ｘ）：Ｘ，0.05≦Ｘ≦0.5 に設定され
ている。

【００１７】次に本実施例の積層型バリスタ１の製造方
法について説明する。まず、ＺｎＯ（97.9mol ％),Ｃｏ
ＣＯ₃(1.0mol ％),ＭｎＣＯ₃(0.5mol ％),Ｓｂ₂Ｏ₃
(2.0mol ％),Ｂｉ₂Ｏ₃(0.5mol ％) をそれぞれ上記モ
ル比で混合してなるセラミクス粉末に、Ｂ₂Ｏ₃，Ｓｉ
Ｏ₂，ＰｂＯ及びＺｎＯからなるガラス粉末を0.1 重量
％加えて混合し、セラミクス原料を形成する。

【００１８】次に、上記原料をジルコニアボールにより
湿式粉砕し、これにより平均粒径１μm 以下のセラミク
ス材料を形成する。このセラミクス材料に有機質バイン
ダを混合し、リバースローラ法により厚さ５〜１０μm
のグリーンシートを形成する。次いで、このグリーンシ
ートを所定の大きさの矩形状に切断して多数のセラミク
ス層２を形成する。

【００１９】次に、重量比でＡｇ／Ｐｄ＝（１−Ｘ）／
Ｘ：0.05≦Ｘ≦0.5 の割合からなる金属粉末に有機ビヒ
クルを混合して電極ペーストを作成する。この電極ペー
ストを上記セラミクス層２の上面にスクリーン印刷して
内部電極３を形成する。この場合、内部電極３の一端面
３ａのみがセラミクス層２の外縁に位置し、残りの端面
は内側に位置するように形成する。

【００２０】次いで、図２に示すように、上記セラミク
ス層２と内部電極３とが交互に重なり、かつ各内部電極
３の一端面３ａがセラミクス層２の両外縁に交互に位置
するよう重ね、さらにこの上面，下面にダミーとしての
セラミクス層６を重ねる。そしてこの積層方向に２ｔ／
cm²の圧力を加えて圧着して積層体を形成し、この積層
体を所定寸法に切断する。

【００２１】このようにして形成された積層体を空気中
にて9000〜1000℃の温度で３時間加熱焼成し、焼結体４
を得る。最後に、Ａｇ：Ｐｄ＝７：３の重量比からなる
合金ペーストを上記焼結体４の左, 右端面４ａ，４ｂに
塗布した後、焼き付けて外部電極５を形成する。これに
より本実施例の積層型バリスタ１が製造される。

【００２２】次に、本実施例の積層型バリスタ１の効果
を確認するために行った試験について説明する。試験１

【００２３】

【表１】

【００２４】

【表２】

【００２５】この試験は、表１に示すように、セラミク
ス材料の平均粒径を2.0 〜10μm の範囲で変化させると
ともに、各粒径における内部電極間のセラミクス層の厚
さを５〜200 μm の範囲で変化させて上記製造方法によ
り多数の積層型バリスタを作成した。これにより得られ
た各バリスタの、４Ｖを30秒間印加したときの抵抗値
（ＭΩ），バリスタ電圧（Ｖ_1mA），電圧非直線係数
（α1 −10mA),８×20μ秒の三角電流波を印加したとき
のサージ耐量（Ａ），及びＩＥＣ801-2 準拠の静電気放
電パルスを印加したときの放電電圧の最大値, つまり静
電気耐量(KV)を測定して行った。また、表２に示すよう
に、内部電極のＡｇ／Ｐｄ重量比を0.05〜0.60の範囲で
変化させたときの抵抗値（ＭΩ），サージ耐量（Ａ），
及び静電気耐量(KV)を測定した。

【００２６】表１からも明らかなように、セラミクス層
の厚さが100 μm 以上、平均粒径が10μの場合（本発明
範囲外、＊印参照）は、いずれの特性も満足できる値が
得られていない。これに対して、平均粒径６〜２μm
で、かつ厚さ５〜50μm の場合（本発明範囲内）は、バ
リスタ電圧は3.4 〜27V と低く、またサージ耐量は15〜
100A, 静電気耐量は2 〜20KVとばらつきが小さく満足で
きる値が得られている。

【００２７】また、表２からも明らかなように、ｐｄの
混合割合Ｘが0.6 の場合（本発明範囲外）は、静電気耐
量, サージ耐量とも小さい。これに対してＸが0.05〜0.
5 の場合（本発明範囲内）は、静電気耐量が４〜15KV,
サージ耐量が30〜80A と向上していることがわかる。

【００２８】

【表３】

【００２９】試験２この試験は、上記内部電極に、Ｐｔの金属粉末に有機ビ
ヒクルを混合してなる電極ペーストを採用し、また積層
体の焼成温度を1000〜1100℃とし、さらに上述と同様に
平均粒径を2.0 〜10μm の範囲で変化させるとともに、
セラミクス層の厚さを５〜200 μm の範囲で変化させた
場合の、抵抗値，バリスタ電圧，電圧非直線係数，サー
ジ耐量，及び静電気耐量を測定して行った。

【００３０】表３からも明らかなように、この試験にお
いても平均粒径６〜２μm で、かつ厚さ５〜50μm の場
合（本発明範囲内）は、バリスタ電圧は3.2 〜27V と低
く、またサージ耐量は20〜120A, 静電気耐量は4 〜20KV
とばらつきが小さくなっている。

【００３１】

【表４】

【００３２】試験３この試験は、上記内部電極に、Ａｕからなる金属粉末に
有機ビヒクルを混合してなる電極ペーストを採用し、ま
た積層体の焼成温度を1000℃とし、さらに上述と同様に
平均粒径を2.0 〜10μm の範囲で変化させるとともに、
セラミクス層の厚さを５〜200 μm の範囲で変化させた
場合の、抵抗値，バリスタ電圧，電圧非直線係数，サー
ジ耐量，及び静電気耐量を測定した。

【００３３】表４からも明らかなように、平均粒径６〜
２μm で、かつ厚さ５〜50μm にすることにより、バリ
スタ電圧は3.4 〜36V と低く、またサージ耐量は20〜10
0A,静電気耐量は2 〜15KVとばらつきが小さくなってい
る。

【００３４】

【発明の効果】以上のように、請求項１の発明に係る積
層型バリスタによれば、セラミクス材料の平均粒径を７
μm 未満とするとともに、セラミクス層の厚さを100 μ
m 未満としたので、低電圧化を図りながらバリスタ電圧
のばらつきを回避でき、かつ内部電極材料の拡散を回避
して耐パルス特性を改善できるとともに、焼成温度を低
くして製造コストを低減できる効果がある。また、請求
項２の発明によれば、内部電極のＡｇとＰｄとの含有比
をＡｇ／Ｐｄ＝（１−Ｘ）／Ｘ：0.05≦Ｘ≦0.5とした
ので、内部電極中のＰｄと焼結体中のＢｉ成分との反応
を抑制でき、パルス印加による短絡を防止できる効果が
ある。さらに、請求項３の発明では、上記含有比をＡｇ
／Ｐｄ＝（１−Ｘ）／Ｘ：0.05≦Ｘ≦0.15としたので、
ＰｄとＢｉとの反応をさらに抑制して静電気耐量，サー
ジ耐量を向上できる効果がある。さらにまた、請求項４
の発明では、内部電極にＰｔ，Ａｕを用いたので、焼結
体のＢｉ成分との反応を防止でき、耐パルス特性をさら
に向上できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による積層型バリスタを説明
するための断面図である。

【図２】上記実施例の積層型バリスタの製造方法を示す
分解斜視図である。

【符号の説明】

１積層型バリスタ２セラミクス層３内部電極３ａ一端縁４焼結体（積層体）ｔセラミクス層の厚さ

───────────────────────────────────────────────────── フロントページの続き (72)発明者米田康信京都府長岡京市天神２丁目26番10号株式会社村田製作所内 (72)発明者坂部行雄京都府長岡京市天神２丁目26番10号株式会社村田製作所内

Claims

【特許請求の範囲】

【請求項１】半導体セラミクス層と内部電極とを交互
に積層して積層体を形成し、該積層体の端面に上記内部
電極の一端縁を導出してなり、電圧非直線抵抗体として
機能する積層型バリスタにおいて、上記セラミクス層
が、ＺｎＯを主成分とし、これに副成分として５mol ％
以下のＢｉ，Ｍｎ，Ｃｏ，Ｓｂ，Ｓｉ，Ｂ，Ｐｂのうち
少なくとも１種類以上を含み、かつ平均粒径７μm 未満
のセラミクス材料からなり、さらに上記セラミクス層の
厚さが100 μm 未満であることを特徴とする積層型バリ
スタ。
【請求項２】請求項１において、上記内部電極が、Ａ
ｇとＰｄとを重量比でＡｇ：Ｐｄ＝（１−Ｘ）：Ｘ，0.
05≦Ｘ≦0.5 の割合で含有した金属材料から構成されて
いることを特徴とする積層型バリスタ。
【請求項３】請求項１において、上記内部電極が、Ａ
ｇとＰｄとを重量比でＡｇ：Ｐｄ＝（１−Ｘ）：Ｘ，0.
05≦Ｘ≦0.15の割合で含有した金属材料から構成されて
いることを特徴とする積層型バリスタ。
【請求項４】請求項１において、上記内部電極にＰｔ
又はＡｕを用いたことを特徴とする積層型バリスタ。