JPH05283209A - 積層型バリスタ - Google Patents
積層型バリスタInfo
- Publication number
- JPH05283209A JPH05283209A JP4112086A JP11208692A JPH05283209A JP H05283209 A JPH05283209 A JP H05283209A JP 4112086 A JP4112086 A JP 4112086A JP 11208692 A JP11208692 A JP 11208692A JP H05283209 A JPH05283209 A JP H05283209A
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- voltage
- sintered body
- oxide
- laminated
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Abstract
(57)【要約】
【目的】 電気的特性の悪化を回避しながら、内部電極
に採用される金属材料のコストを低減できる積層型バリ
スタを提供する。 【構成】 半導体セラミクスからなる焼結体４の内部に
内部電極３を埋設して積層型バリスタ１を構成する場合
に、上記焼結体４に、ＺｎＯを主成分とし、これにＰｒ
の酸化物をＰｒに換算して0.05〜５モル％含有してなる
セラミクス材料を採用する。これにより内部電極に安価
な銀パラジウム合金の採用を可能にする。
に採用される金属材料のコストを低減できる積層型バリ
スタを提供する。 【構成】 半導体セラミクスからなる焼結体４の内部に
内部電極３を埋設して積層型バリスタ１を構成する場合
に、上記焼結体４に、ＺｎＯを主成分とし、これにＰｒ
の酸化物をＰｒに換算して0.05〜５モル％含有してなる
セラミクス材料を採用する。これにより内部電極に安価
な銀パラジウム合金の採用を可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、特に電気的特性を悪
化させることなく、内部電極に採用される金属材料のコ
ストを低減できるようにした構造に関する。
て機能する積層型バリスタに関し、特に電気的特性を悪
化させることなく、内部電極に採用される金属材料のコ
ストを低減できるようにした構造に関する。
【０００２】
【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化するバリスタは、サージ吸収素子，電圧安定
化素子として広く採用されている。このようなバリスタ
の電気的特性は、 Ｉ／ｉ＝（Ｖ／Ｖｉ）a で表される。 上記Ｉは素子に流れる電流，Ｖは印加電圧，Ｖｉは素子
にｉＡの電流が流れたときの端子間電圧で、通常１mAの
値をとりバリスタ電圧Ｖ1mA と称されている。また、上
記ａは電圧非直線係数であり、バリスタを電気回路に組
み込んだ際に電圧がいかに制御されるかを示すもので、
このａ値が大きいほど電圧制御に優れている。
線的に変化するバリスタは、サージ吸収素子，電圧安定
化素子として広く採用されている。このようなバリスタ
の電気的特性は、 Ｉ／ｉ＝（Ｖ／Ｖｉ）a で表される。 上記Ｉは素子に流れる電流，Ｖは印加電圧，Ｖｉは素子
にｉＡの電流が流れたときの端子間電圧で、通常１mAの
値をとりバリスタ電圧Ｖ1mA と称されている。また、上
記ａは電圧非直線係数であり、バリスタを電気回路に組
み込んだ際に電圧がいかに制御されるかを示すもので、
このａ値が大きいほど電圧制御に優れている。
【０００３】また、近年の通信機等に採用される電子機
器の分野においては、小型化，ＩＣ化，集積化が急速に
進んでおり、これに伴ってバリスタにおいても実装密度
の向上を図るための超小型化，あるいは低電圧化の要求
が強くなっている。このような要求に対応するものとし
て、従来、積層型バリスタが提案されている（例えば、
特公昭58-23921号公報参照) 。この積層型バリスタは、
半導体セラミクスからなる焼結体の内部に複数の内部電
極を埋設し、各内部電極の一端面を焼結体の両端面に交
互に露出するとともに、この両端面に外部電極を形成し
て構成されている。上記積層型バリスタによれば、半導
体セラミクス層の結晶粒子を巨大に成長させることなく
内部電極間の粒子数を少なくすることが可能であること
から、動作電圧の低電圧化が実現でき、小型化にも対応
できる。ここで、上記焼結体には酸化亜鉛を主成分と
し、これに電圧非直線特性を発現させるビスマスの酸化
物を添加してなるセラミクス材料を採用し、また内部電
極には焼成温度，電気的特性を考慮して白金を採用する
のが一般的である。
器の分野においては、小型化，ＩＣ化，集積化が急速に
進んでおり、これに伴ってバリスタにおいても実装密度
の向上を図るための超小型化，あるいは低電圧化の要求
が強くなっている。このような要求に対応するものとし
て、従来、積層型バリスタが提案されている（例えば、
特公昭58-23921号公報参照) 。この積層型バリスタは、
半導体セラミクスからなる焼結体の内部に複数の内部電
極を埋設し、各内部電極の一端面を焼結体の両端面に交
互に露出するとともに、この両端面に外部電極を形成し
て構成されている。上記積層型バリスタによれば、半導
体セラミクス層の結晶粒子を巨大に成長させることなく
内部電極間の粒子数を少なくすることが可能であること
から、動作電圧の低電圧化が実現でき、小型化にも対応
できる。ここで、上記焼結体には酸化亜鉛を主成分と
し、これに電圧非直線特性を発現させるビスマスの酸化
物を添加してなるセラミクス材料を採用し、また内部電
極には焼成温度，電気的特性を考慮して白金を採用する
のが一般的である。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
積層型バリスタでは、内部電極に貴金属の白金を採用す
ることから、材料コストが上昇するという問題がある。
積層型バリスタでは、内部電極に貴金属の白金を採用す
ることから、材料コストが上昇するという問題がある。
【０００５】ここで、材料コストを低減するために白金
に代わるものとして、銀パラジウム合金を採用すること
が考えられる。しかしながら、この銀パラジウム合金を
採用すると、焼成時にパラジウムとビスマスとが反応
し、これにより酸化パラジウムが高抵抗相を形成し、そ
の結果バリスタ電圧，非直線係数等の電気的特性が悪化
するという問題が生じることから、このままでは採用で
きない。
に代わるものとして、銀パラジウム合金を採用すること
が考えられる。しかしながら、この銀パラジウム合金を
採用すると、焼成時にパラジウムとビスマスとが反応
し、これにより酸化パラジウムが高抵抗相を形成し、そ
の結果バリスタ電圧，非直線係数等の電気的特性が悪化
するという問題が生じることから、このままでは採用で
きない。
【０００６】本発明は、上記従来の状況に鑑みてなされ
たもので、銀パラジウム合金を内部電極として採用する
際の電気的特性の悪化を回避でき、ひいては材料コスト
を低減できる積層型バリスタを提供することを目的とし
ている。
たもので、銀パラジウム合金を内部電極として採用する
際の電気的特性の悪化を回避でき、ひいては材料コスト
を低減できる積層型バリスタを提供することを目的とし
ている。
【０００７】
【課題を解決するための手段】本件発明者らは、ビスマ
スに代わる副添加物を見出すべき鋭意検討したところ、
プラセオジウムに着目した。そしてこのプラセオジウム
の酸化物を主成分の酸化亜鉛に添加し、これと銀パラジ
ウム合金とともに焼成したところ、銀パラジウム合金が
焼結体中に拡散しない焼成温度範囲において、パラジウ
ムとプラセオジウムとの反応は全くみられなかった。し
かもこのバリスタ素子の電気的特性を測定したところ、
内部電極に白金を用いた従来の積層型バリスタとほとん
ど同様の結果が得られた。これは、上記プラセオジウム
には、ビスマスと同様に結晶粒界にアクセプター準位を
形成する働きがあるものと思われる。このことから内部
電極に銀パラジウム合金の採用を可能にできることを見
出し、本発明を成したものである。
スに代わる副添加物を見出すべき鋭意検討したところ、
プラセオジウムに着目した。そしてこのプラセオジウム
の酸化物を主成分の酸化亜鉛に添加し、これと銀パラジ
ウム合金とともに焼成したところ、銀パラジウム合金が
焼結体中に拡散しない焼成温度範囲において、パラジウ
ムとプラセオジウムとの反応は全くみられなかった。し
かもこのバリスタ素子の電気的特性を測定したところ、
内部電極に白金を用いた従来の積層型バリスタとほとん
ど同様の結果が得られた。これは、上記プラセオジウム
には、ビスマスと同様に結晶粒界にアクセプター準位を
形成する働きがあるものと思われる。このことから内部
電極に銀パラジウム合金の採用を可能にできることを見
出し、本発明を成したものである。
【０００８】そこで本発明は、半導体セラミクスからな
る焼結体の内部に内部電極を埋設してなる積層型バリス
タにおいて、上記焼結体が、ＺｎＯを主成分とし、これ
にＰｒの酸化物をＰｒに換算して0.05〜５モル％含有し
てなるセラミクス材料により構成されていることを特徴
としている。
る焼結体の内部に内部電極を埋設してなる積層型バリス
タにおいて、上記焼結体が、ＺｎＯを主成分とし、これ
にＰｒの酸化物をＰｒに換算して0.05〜５モル％含有し
てなるセラミクス材料により構成されていることを特徴
としている。
【０００９】ここで、上記Ｐｒの添加量を限定した理由
について説明する。Ｐｒの添加量が0.05mol ％より少な
いと、結晶粒界に十分に酸素が拡散しなくなることか
ら、漏れ電流が大きくなってサージ耐量が低下したり,
電圧非直線係数が小さくなったりするからである。ま
た、上記添加量が５mol ％を越えると、焼結体の結晶粒
子が成長しなくなり、その結果バリスタ電圧が著しく高
くなるからである。
について説明する。Ｐｒの添加量が0.05mol ％より少な
いと、結晶粒界に十分に酸素が拡散しなくなることか
ら、漏れ電流が大きくなってサージ耐量が低下したり,
電圧非直線係数が小さくなったりするからである。ま
た、上記添加量が５mol ％を越えると、焼結体の結晶粒
子が成長しなくなり、その結果バリスタ電圧が著しく高
くなるからである。
【００１０】また、本発明は、上記Ｐｒ以外に、希土類
として例えばＬａ，Ｃｅ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｍ，Ｇ
ｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ，Ｓ
ｃ，Ｙ等を添加したものも含まれる。
として例えばＬａ，Ｃｅ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｍ，Ｇ
ｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ，Ｓ
ｃ，Ｙ等を添加したものも含まれる。
【００１１】
【作用】本発明の積層型バリスタによれば、焼結体に、
酸化亜鉛にプラセオジウム酸化物を添加してなるセラミ
クス材料を採用したので、上述のように内部電極に銀パ
ラジウム合金を採用した場合の焼成時の反応による高抵
抗相の形成を回避しながら、白金を採用した場合とほと
んど同様の電気的特性が得られる。その結果、内部電極
に採用される金属材料のコストを低減でき、安価な部品
を提供できる。
酸化亜鉛にプラセオジウム酸化物を添加してなるセラミ
クス材料を採用したので、上述のように内部電極に銀パ
ラジウム合金を採用した場合の焼成時の反応による高抵
抗相の形成を回避しながら、白金を採用した場合とほと
んど同様の電気的特性が得られる。その結果、内部電極
に採用される金属材料のコストを低減でき、安価な部品
を提供できる。
【００１２】
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、半導体セラミクス層２と内部電極３とを交
互に積層するとともに、これの最上部，最下部にダミー
としてのセラミック層６を重ねて積層し、この積層体を
一体焼結して焼結体４を形成して構成されており、上記
焼結体４の各内部電極３間に挟まれた部分が電圧非直線
特性を発現する半導体セラミクス層２となっている。
る。図１及び図２は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、１は本実
施例の積層型バリスタである。このバリスタ１は直方体
状のもので、半導体セラミクス層２と内部電極３とを交
互に積層するとともに、これの最上部，最下部にダミー
としてのセラミック層６を重ねて積層し、この積層体を
一体焼結して焼結体４を形成して構成されており、上記
焼結体４の各内部電極３間に挟まれた部分が電圧非直線
特性を発現する半導体セラミクス層２となっている。
【００１３】また、上記各内部電極３の一端面３ａは焼
結体４の左, 右端面４ａ，４ｂに交互に露出されてお
り、残りの他の端面はセラミック層２の内側に位置して
焼結体４内に封入されている。さらに、上記焼結体４の
左, 右端面４ａ，４ｂには外部電極５が形成されてお
り、該外部電極５は上記内部電極３の一端面３ａに電気
的に接続されている。
結体４の左, 右端面４ａ，４ｂに交互に露出されてお
り、残りの他の端面はセラミック層２の内側に位置して
焼結体４内に封入されている。さらに、上記焼結体４の
左, 右端面４ａ，４ｂには外部電極５が形成されてお
り、該外部電極５は上記内部電極３の一端面３ａに電気
的に接続されている。
【００１４】また、上記各内部電極３には、Ａｇ−Ｐｄ
合金が採用されており、上記外部電極５にはＡｇが採用
されている。そして、上記焼結体４にはＺｎＯを主成分
とし、これにＰｒの酸化物を添加してなるセラミクス材
料が採用されており、このＰｒ酸化物の添加量はＰｒに
換算して0.05〜５モル％の範囲内となっている。
合金が採用されており、上記外部電極５にはＡｇが採用
されている。そして、上記焼結体４にはＺｎＯを主成分
とし、これにＰｒの酸化物を添加してなるセラミクス材
料が採用されており、このＰｒ酸化物の添加量はＰｒに
換算して0.05〜５モル％の範囲内となっている。
【００１５】本実施例の積層型バリスタ１によれば、主
成分のＺｎＯに、Ｐｒ酸化物を所定量含有してなるセラ
ミクス材料を採用したので、電気的特性の悪化を回避し
ながら、内部電極３に白金に比べて安価なＡｇ−Ｐｄ合
金を採用でき、それだけ材料コストを低減できる。
成分のＺｎＯに、Ｐｒ酸化物を所定量含有してなるセラ
ミクス材料を採用したので、電気的特性の悪化を回避し
ながら、内部電極３に白金に比べて安価なＡｇ−Ｐｄ合
金を採用でき、それだけ材料コストを低減できる。
【００１６】次に本実施例の積層型バリスタ１の一製造
方法について説明する。まず、主成分材料である酸化亜
鉛（ＺｎＯ）95.65 〜92.70 mol ％に対して、酸化コバ
ルト（Ｃｏ3 Ｏ4 ），酸化マグネシウム（ＭｇＯ），及
び酸化プラセオジウム（Ｐｒ6 Ｏ11）を、それぞれＣ
ｏ，Ｍｇ，Ｐｒに換算して2.0 mol ％, 0.2 mol ％,0.1
mol ％ ,0.05〜５mol ％の組成比率となるよう秤量し、
これに硼素, 珪素, 亜鉛からなるガラスフリットを全体
の１wt％となるように添加してセラミクス原料を作成す
る。
方法について説明する。まず、主成分材料である酸化亜
鉛（ＺｎＯ）95.65 〜92.70 mol ％に対して、酸化コバ
ルト（Ｃｏ3 Ｏ4 ），酸化マグネシウム（ＭｇＯ），及
び酸化プラセオジウム（Ｐｒ6 Ｏ11）を、それぞれＣ
ｏ，Ｍｇ，Ｐｒに換算して2.0 mol ％, 0.2 mol ％,0.1
mol ％ ,0.05〜５mol ％の組成比率となるよう秤量し、
これに硼素, 珪素, 亜鉛からなるガラスフリットを全体
の１wt％となるように添加してセラミクス原料を作成す
る。
【００１７】次に、上記セラミクス原料をイオン交換水
を用いて24時間混合する。この混合粉をろ過・乾燥した
後、800 ℃で2 時間仮焼成し、この後再びボールミルで
充分粉砕し、ろ過・乾燥した仮焼成粉を形成する。これ
にブチラール系の有機バインダを混合してドクタ・ブレ
ード法により厚さ約50μm のグリーンシートを形成し、
このグリーンシートを矩形状に切断して多数のセラミク
ス層２，６を形成する。
を用いて24時間混合する。この混合粉をろ過・乾燥した
後、800 ℃で2 時間仮焼成し、この後再びボールミルで
充分粉砕し、ろ過・乾燥した仮焼成粉を形成する。これ
にブチラール系の有機バインダを混合してドクタ・ブレ
ード法により厚さ約50μm のグリーンシートを形成し、
このグリーンシートを矩形状に切断して多数のセラミク
ス層２，６を形成する。
【００１８】次に、Ａｇ：Ｐｄ＝７：３からなる銀パラ
ジウム合金にビヒクルを混合してなる電極ペーストを作
成し、該ペーストを上記セラミクス層２の上面にスクリ
ーン印刷して内部電極３を形成する。この内部電極３
は、これの一端面３ａのみがセラミクス層２の外縁に位
置し、残りの端面が内側に位置するよう形成する。
ジウム合金にビヒクルを混合してなる電極ペーストを作
成し、該ペーストを上記セラミクス層２の上面にスクリ
ーン印刷して内部電極３を形成する。この内部電極３
は、これの一端面３ａのみがセラミクス層２の外縁に位
置し、残りの端面が内側に位置するよう形成する。
【００１９】次いで、図２に示すように、上記セラミク
ス層２と内部電極３とが交互に重なり、かつ各内部電極
３の一端面３ａが交互に位置するように積層し、さらに
これの上面，下面にダミーとしてのセラミクス層６を重
ねる。次いでこれの積層方向に２ｔ/cm2の圧力で圧着し
て積層体を形成し、これを所定寸法に切断する。
ス層２と内部電極３とが交互に重なり、かつ各内部電極
３の一端面３ａが交互に位置するように積層し、さらに
これの上面，下面にダミーとしてのセラミクス層６を重
ねる。次いでこれの積層方向に２ｔ/cm2の圧力で圧着し
て積層体を形成し、これを所定寸法に切断する。
【００２０】次に、上記積層体を空気中にて950 ℃で２
時間焼成し、焼結体４を得る。この後、上記焼結体４の
左, 右端面４ａ，４ｂにＡｇペーストを塗布し、これを
600℃で焼き付けて外部電極５を形成する。これにより
本実施例の積層型バリスタ１が製造される。
時間焼成し、焼結体４を得る。この後、上記焼結体４の
左, 右端面４ａ，４ｂにＡｇペーストを塗布し、これを
600℃で焼き付けて外部電極５を形成する。これにより
本実施例の積層型バリスタ１が製造される。
【００２１】
【表１】
【００２２】表１は上記製造方法により得られた積層型
バリスタの効果を確認するために行った特性試験結果を
示す。この試験は、内部電極に銀パラジウム合金（表
中、＃印で示す）を採用するとともに、酸化プラセオジ
ウムを０〜10.0mol ％の範囲で変化させて多数の試料N
o. １〜No. １２を作成した。そして、この各試料No.
１〜１２のバリスタ電圧（Ｖ1mA ），電圧非直線係数
（ａ），ＩＲ（ＭΩ），制限電圧（Ｖ15A ），及びサー
ジ耐量（Ａ）を測定した。上記ＩＲはバリスタ電圧の50
％の電圧を印加したときの抵抗値であり、制限電圧は15
A の電流を流したときの端子間電圧値である。また上記
サージ耐量は各試料に８/20 μsec の標準インパルス電
流を５分間隔で２回印加した後のバリスタ電圧の変化率
ΔＶ1mA が±10％以内となる最大電流波高値である。ま
た、比較するために、ビスマスを添加してなる焼結体に
内部電極として白金を埋設してなる従来試料No. １３に
ついても同様の測定を行った。さらに、ビスマスを添加
してなる焼結体に内部電極として銀パラジウム合金(Ag/
Pd＝7/3)を埋設してなる比較試料No. １４についても同
様の測定を行った。
バリスタの効果を確認するために行った特性試験結果を
示す。この試験は、内部電極に銀パラジウム合金（表
中、＃印で示す）を採用するとともに、酸化プラセオジ
ウムを０〜10.0mol ％の範囲で変化させて多数の試料N
o. １〜No. １２を作成した。そして、この各試料No.
１〜１２のバリスタ電圧（Ｖ1mA ），電圧非直線係数
（ａ），ＩＲ（ＭΩ），制限電圧（Ｖ15A ），及びサー
ジ耐量（Ａ）を測定した。上記ＩＲはバリスタ電圧の50
％の電圧を印加したときの抵抗値であり、制限電圧は15
A の電流を流したときの端子間電圧値である。また上記
サージ耐量は各試料に８/20 μsec の標準インパルス電
流を５分間隔で２回印加した後のバリスタ電圧の変化率
ΔＶ1mA が±10％以内となる最大電流波高値である。ま
た、比較するために、ビスマスを添加してなる焼結体に
内部電極として白金を埋設してなる従来試料No. １３に
ついても同様の測定を行った。さらに、ビスマスを添加
してなる焼結体に内部電極として銀パラジウム合金(Ag/
Pd＝7/3)を埋設してなる比較試料No. １４についても同
様の測定を行った。
【００２３】表１からも明らかなように、比較試料No.
１４の場合は、焼成時に内部電極のパラジウムとビスマ
スとの反応により高抵抗相が形成されており、バリスタ
電圧，制限電圧が異常に上昇し、サージ耐量（５Ａ以
下）とともに測定が不能となっている。また、酸化プラ
セオジウムの添加量が０〜0.03mol ％の試料No. １〜３
の場合は、抵抗値が0.53〜0.96ＭΩと低く漏れ電流が大
きくなっており、電圧非直線係数も16〜26と小さくなっ
ている。一方、酸化プラセオジウムの添加量が7.0 ,10.
0mol％の試料No. １１，１２の場合は、バリスタ電圧が
20.9,27.7V、制限電圧が50.2,74.8Vと著しく上昇してい
る。これに対して、酸化プラセオジウムが0.05〜5.0 mo
l ％の範囲内の試料No. 4 〜１０の場合は、バリスタ電
圧が12.6〜9.4V、電圧非直線係数が45〜56、ＩＲが2.10
〜2.78M Ω、制限電圧が14.1〜21.4V 、サージ耐量が12
0 〜160Aといずれも満足できる値が得られており、内部
電極に白金を用いた従来試料No. １３とほとんど同様の
電気的特性が得られていることがわかる。
１４の場合は、焼成時に内部電極のパラジウムとビスマ
スとの反応により高抵抗相が形成されており、バリスタ
電圧，制限電圧が異常に上昇し、サージ耐量（５Ａ以
下）とともに測定が不能となっている。また、酸化プラ
セオジウムの添加量が０〜0.03mol ％の試料No. １〜３
の場合は、抵抗値が0.53〜0.96ＭΩと低く漏れ電流が大
きくなっており、電圧非直線係数も16〜26と小さくなっ
ている。一方、酸化プラセオジウムの添加量が7.0 ,10.
0mol％の試料No. １１，１２の場合は、バリスタ電圧が
20.9,27.7V、制限電圧が50.2,74.8Vと著しく上昇してい
る。これに対して、酸化プラセオジウムが0.05〜5.0 mo
l ％の範囲内の試料No. 4 〜１０の場合は、バリスタ電
圧が12.6〜9.4V、電圧非直線係数が45〜56、ＩＲが2.10
〜2.78M Ω、制限電圧が14.1〜21.4V 、サージ耐量が12
0 〜160Aといずれも満足できる値が得られており、内部
電極に白金を用いた従来試料No. １３とほとんど同様の
電気的特性が得られていることがわかる。
【００２４】なお、上記実施例では、主成分材料である
酸化亜鉛に酸化プラセオジウムを添加するとともに、副
成分として酸化コバルト，酸化マグネシウムを添加した
場合を例にとって説明したが、本発明では、他の希土類
を添加しても良い。
酸化亜鉛に酸化プラセオジウムを添加するとともに、副
成分として酸化コバルト，酸化マグネシウムを添加した
場合を例にとって説明したが、本発明では、他の希土類
を添加しても良い。
【００２５】
【発明の効果】以上のように本発明に係る積層型バリス
タによれば、焼結体に、ＺｎＯを主成分とし、これにＰ
ｒ酸化物をＰｒに換算して0.05〜5.0 mol ％添加してな
るセラミクス材料を採用したので、電気的特性の悪化を
回避しながら、内部電極に銀パラジウム合金を採用で
き、それだけ材料コストを低減できる効果がある。
タによれば、焼結体に、ＺｎＯを主成分とし、これにＰ
ｒ酸化物をＰｒに換算して0.05〜5.0 mol ％添加してな
るセラミクス材料を採用したので、電気的特性の悪化を
回避しながら、内部電極に銀パラジウム合金を採用で
き、それだけ材料コストを低減できる効果がある。
【図１】本発明の一実施例による積層型バリスタを説明
するための断面図である。
するための断面図である。
【図２】上記実施例の積層型バリスタの製造方法を示す
分解斜視図である。
分解斜視図である。
【符号の説明】 １ 積層型バリスタ ３ 内部電極 ４ 焼結体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内
Claims (1)
- 【請求項１】 半導体セラミクスからなる焼結体の内部
に内部電極を埋設してなる積層型バリスタにおいて、上
記焼結体が、ＺｎＯを主成分とし、これにＰｒの酸化物
をＰｒに換算して0.05〜５モル％含有してなるセラミク
ス材料により構成されていることを特徴とする積層型バ
リスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112086A JPH05283209A (ja) | 1992-04-03 | 1992-04-03 | 積層型バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112086A JPH05283209A (ja) | 1992-04-03 | 1992-04-03 | 積層型バリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283209A true JPH05283209A (ja) | 1993-10-29 |
Family
ID=14577747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112086A Withdrawn JPH05283209A (ja) | 1992-04-03 | 1992-04-03 | 積層型バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283209A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043133A (ja) * | 2005-07-07 | 2007-02-15 | Murata Mfg Co Ltd | 積層バリスタ |
| JP2007141953A (ja) * | 2005-11-15 | 2007-06-07 | Tdk Corp | 積層型チップバリスタの製造方法 |
| JP2007234995A (ja) * | 2006-03-02 | 2007-09-13 | Tdk Corp | 積層型チップバリスタの製造方法 |
| KR101060970B1 (ko) * | 2003-12-26 | 2011-09-01 | 티디케이가부시기가이샤 | 적층형 칩 배리스터 |
-
1992
- 1992-04-03 JP JP4112086A patent/JPH05283209A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101060970B1 (ko) * | 2003-12-26 | 2011-09-01 | 티디케이가부시기가이샤 | 적층형 칩 배리스터 |
| TWI396206B (zh) * | 2003-12-26 | 2013-05-11 | Tdk Corp | Laminated Chip Rheostat |
| JP2007043133A (ja) * | 2005-07-07 | 2007-02-15 | Murata Mfg Co Ltd | 積層バリスタ |
| JP2007141953A (ja) * | 2005-11-15 | 2007-06-07 | Tdk Corp | 積層型チップバリスタの製造方法 |
| JP4710560B2 (ja) * | 2005-11-15 | 2011-06-29 | Ｔｄｋ株式会社 | 積層型チップバリスタの製造方法 |
| JP2007234995A (ja) * | 2006-03-02 | 2007-09-13 | Tdk Corp | 積層型チップバリスタの製造方法 |
| JP4710654B2 (ja) * | 2006-03-02 | 2011-06-29 | Ｔｄｋ株式会社 | 積層型チップバリスタの製造方法 |
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