KR101060970B1

KR101060970B1 - 적층형 칩 배리스터

Info

Publication number: KR101060970B1
Application number: KR1020040110926A
Authority: KR
Inventors: 다케하나마키카즈; 오가사와라다다시; 소네히데아키; 아베다케히코; 기타무라히데타카
Original assignee: 티디케이가부시기가이샤
Priority date: 2003-12-26
Filing date: 2004-12-23
Publication date: 2011-09-01
Also published as: TW200532714A; KR20050067026A; CN1637961A; CN100541675C; JP2005197281A; JP3924563B2; TWI396206B

Abstract

본 발명의 적층형 칩 배리스터(1)는 복수의 배리스터층(2)과, 이 각 배리스터층(2)을 끼우도록 배치된 내부전극(4a, 4b)을 갖는 배리스터 소체(5)와, 배리스터 소체(5)의 말단부에 설치되고, 내부전극(4a, 4b)에 각각 접속된 외부전극을 구비하는 것이다. 이 적층형 배리스터(1)에 있어서는 배리스터층(2)이, ZnO를 주성분으로 하고 부성분으로서 Pr을 함유하고 있고, 또한, 내부전극(4a, 4b)이 Pd, Ag, 및 상기 Pd 및 상기 Ag의 합계 100 질량부에 대하여 0.005 내지 1.0 질량부의 Al 산화물을 함유하고 있다.

적층형 칩 배리스터, 내부전극, 배리스터 소자, Al 산화물, 배리스터층

Description

적층형 칩 배리스터{A stacked-type chip varistor}

도 1은 적합한 실시예의 적층형 칩 배리스터를 모식적으로 도시하는 단면도.

도 2는 내부전극의 간격이 80㎛인 적층형 칩 배리스터의 적층방향에 따른 단면을 EPMA에 의해 관찰하여 얻어진 Pr의 농도 분포를 도시하는 도면.

도 3은 도 2에서 관찰한 단면을 EPMA에 의해 적층방향을 따라서 선분석하여 얻어진 Pr의 X선 강도를 도시하는 도면.

도 4는 내부전극의 간격이 20㎛인 적층형 칩 배리스터의 적층방향에 따른 단면을 EPMA에 의해 관찰하여 얻어진 Pr의 농도 분포를 도시하는 도면.

도 5는 도 4에서 관찰한 단면을 EPMA에 의해 적층방향에 따라 선분석하여 얻어진 Pr의 X선 강도를 도시하는 도면.

도 6은 실시예의 적층형 칩 배리스터(1)의 적층방향에 따른 단면을 EPMA에 의해 관찰하여 얻어진 Pr의 농도 분포를 도시하는 도면.

도 7은 적합한 실시예의 적층형 칩 배리스터의 제조방법을 도시하는 흐름도.

도 8은 EPMA에 의해 관찰한 No.1의 적층형 칩 배리스터의 단면에 있어서의 Pr 농도의 분포를 도시하는 도면.

도 9는 EPMA에 의해 관찰한 No.1의 적층형 칩 배리스터의 단면에 있어서의 Co 농도의 분포를 도시하는 도면.

도 10은 EPMA에 의해 관찰한 No.1의 적층형 칩 배리스터의 단면에 있어서의 Pd 농도의 분포를 도시하는 도면.

도 11은 EPMA에 의해 관찰한 No.1의 적층형 칩 배리스터의 단면에 있어서의 전체 조성의 농도의 분포를 도시하는 도면.

도 12는 EPMA에 의해 관찰한 No.45의 적층형 칩 배리스터의 단면에 있어서의 Pr 농도의 분포를 도시하는 도면.

도 13은 EPMA에 의해 관찰한 No.45의 적층형 칩 배리스터의 단면에 있어서의 Co 농도의 분포를 도시하는 도면.

도 14는 EPMA에 의해 관찰한 No.45의 적층형 칩 배리스터의 단면에 있어서의 Pd 농도의 분포를 도시하는 도면.

도 15는 EPMA에 의해 관찰한 No.45의 적층형 칩 배리스터의 단면에 있어서의 Ag 농도의 분포를 도시하는 도면.

도 16은 EPMA에 의해 관찰한 No.45의 적층형 칩 배리스터의 단면에 있어서의 전체 조성의 농도의 분포를 도시하는 도면.

*도면의 주요 부분에 대한 부호의 설명*

1 : 칩 배리스터 2 : 배리스터층

5 : 배리스터 소체 6 : 외부전극

12 : 외부 단자

본 발명은 적층형 칩 배리스터에 관한 것이다.

배리스터는 전압에 의해서 저항치가 비직선적으로 변화하는 소자이고, 예를 들면, 소정의 전압치(배리스터 전압)를 넘는 전압이 인가되면 소자의 저항이 크게 감소하고, 그 때까지 거의 흐르지 않았던 전류가 급격하게 흐르기 시작한다는 특성을 갖고 있다. 이러한 특성을 갖는 배리스터는 전자기기에 탑재되어, 정전기나 낙뢰 등에 의한 이상 전압으로부터 회로를 보호하기 위한 소자로서 많이 사용되고 있다.

회로보호용의 배리스터는 예를 들면, 전자기기에 있어서의 전원회로 등에 병렬로 내장되어, 통상의 동작 시에는 절연소자로서 기능한다. 그리고, 서지나 노이즈라고 불리는 이상 전압이 전자기기 내로 진입한 경우, 배리스터는 이상전압에 의해서 저항치가 급격히 작아지기 때문에, 서지나 노이즈에 기초하는 이상전류를 통과시키기 위한 바이패스로서 기능한다. 이렇게 하여 전원회로로 이상전류가 진입하는 것이 방지되고, 이로써 서지나 노이즈 등에 의한 전자기기의 파괴를 억지할 수 있게 된다.

최근에, 전자기기에는 소형화에 대한 요구가 높아지고 있고, 이들에 탑재되는 배리스터에도 마찬가지로 소형화가 요구되고 있다. 이러한 소형화를 달성하면서, 상술한 특성에도 뛰어난 배리스터로서는 예를 들면, 일본 특공소58-23921호 공보에 기재된 바와 같은, 내부전극과 ZnO를 주성분으로 하는 배리스터층을 교대로 적층시켜서, 얻어진 적층체의 말단부에 외부전극을 형성시킨 적층형의 칩 배리스터 가 알려져 있다.

이 ZnO 타입의 적층형 칩 배리스터의 내부전극으로서는 배리스터층 형성 시의 소결 온도에도 견딜 수 있는 내열성이나, 우수한 전기 특성을 갖는 Pt가 사용되는 경우가 많았다. 그러나, Pt는 매우 고가이기 때문에, 내부전극에 Pt를 사용하면, 적층형 칩 배리스터의 제조에 드는 비용이 증대되어 버리는 문제가 있었다. 그래서, 제조 비용의 저감을 도모하기 위해서, Pt에 비하여 염가인 Pd-Ag 합금 등을 내부전극용의 재료로서 사용한 적층형 칩 배리스터가 제안되어 있다.

예를 들면, 일본 특개평5-283209호 공보에는 Pd-Ag 합금으로 이루어지는 내부전극, 및 ZnO를 주성분으로 하고 부성분으로서 Pr을 함유하는 배리스터층을 갖는 적층형 칩 배리스터가 기재되어 있다. 또한, 일본 특개평10-12406호 공보에는 Pd-Ag 합금으로 이루어지는 내부전극, 및 ZnO를 주성분으로 하고 부성분으로서 Bi₂O₃ 등을 함유하는 배리스터층을 갖는 적층형 칩 배리스터가 기재되어 있다.

이들 특허문헌에 기재된 적층형 칩 배리스터는 내부전극에 고가의 Pt를 사용하지 않기 때문에, 제조비용을 저감시킬 수 있어서 공업적으로 유리하다. 그러나, 상기 일본 특개평5-283209호 공보에 기재된 적층형 칩 배리스터에서는 제조 시에 있어서의 소결 시에, 내부전극과 배리스터층의 체적 수축차가 생겨 버리고, 이로써 양자가 박리하는 등의 부적합함이 생기는 경우가 있었다.

또한, 최근에는 적층형 칩 배리스터는 기판 상에 납땜 등에 의해 탑재되는 소위 표면실장 타입의 배리스터로서의 이용이 많아지고 있다. 그러나, 상기 일본 특개평10-12406호 공보에 기재된 적층형 칩 배리스터는 기판으로의 납땜 후에 전압을 인가하였을 때의 누설 전류가 무시할 수 없을 정도로 커지는 경향이 있고, 이 때문에 소망의 배리스터 전압치가 얻어지기 어렵다는 결점을 갖고 있었다.

그래서, 상술한 내부전극과 배리스터층의 박리의 문제, 및 납땜 후의 누설 전류의 문제를 해결할 수 있는 적층형 칩 배리스터로서, ZnO를 주성분으로 하고 부성분으로서 Pr을 함유하는 배리스터층과, Pd로 이루어지는 도전재료 중에 Al₂O₃를 첨가한 내부전극을 갖는 적층형 칩 배리스터가 개발되었다(예를 들면, 일본 특허 제 3449599호 공보 참조).

그런데, 적층형 칩 배리스터가 갖는 특성을 나타내는 중요한 지표중 하나로서는 에너지 내량이 알려져 있다. 이것은 소정의 충격전류를 인가하였을 때, 배리스터 전압의 초기치에 대한 변화율이 ±10% 이내가 될 때의 최대 에너지를 나타내는 것이며, 적층형 칩 배리스터의 내구성의 목표가 되는 값이다. 이 에너지 내량이 큰 배리스터는 서지 등의 이상전류에 의한 파괴가 생기기 어렵고, 신뢰성이 높은 것이라고 할 수 있다.

본 발명자들은 상기 특허 제3449599호 공보에 기재된 적층형 칩 배리스터에 있어서의 에너지 내량에 대하여 검토한 바, 이들은 종래 사용되어 온 소자 사이즈에 있어서는 충분히 큰 에너지 내량을 갖고 있지만, 소자 사이즈를 작게 한 경우, 구체적으로는 내부전극간의 간격을 60㎛ 이하로 한 경우에, 에너지 내량이 현저하 게 저하되는 현상을 발견하였다.

최근에는, 적층형 칩 배리스터에는 더욱 소형화가 요망되고 있지만, 이러한 소형화에 의하면, 상술한 바와 같은 에너지 내량의 대폭적인 저하가 생겨 버리기 때문에, 소형화 및 에너지 내성의 양쪽에서 충분하게 실용적인 적층형 칩 배리스터는 발견되어 있지 않는 것이 현실이다.

본 발명은 이러한 배경 하에 이루어진 것으로, 소자를 소형화한 경우에도 충분한 에너지 내량을 확보할 수 있는 적층형 칩 배리스터를 제공하는 것을 목적으로 한다.

본 발명자들이 상기 특허 제3449599호 공보에 기재된 적층칩 배리스터에 있어서, 소자 사이즈가 작아짐에 동반하여 적층형 칩 배리스터의 에너지 내량이 작아지는 것의 원인을 조사한 결과, 배리스터층 중에 첨가된 Pr이 내부전극재료인 Pd와의 반응을 발생하기 쉽고, 이 반응에 의해서, 배리스터층 중의 Pr이 내부전극에 들어가버리는 것이 원인의 하나임을 발견하였다. 이와 같이 배리스터층 중의 Pr이 내부전극에 들어가면, 배리스터층 중의 Pr 농도가 작아지고, 배리스터 전압이 부적합하게 저하되는 동시에 에너지 내량이 작아진다.

또한, 상술한 현상에 대하여 더욱 검토한 바, 특히 내부전극의 주변 영역에 있어서 Pr 농도가 작아지고, 이 Pr 농도가 작은 영역이 배리스터 전압의 저하를 초래하고, 나아가서는 에너지 내량의 저하를 야기하고 있는 것도 발견하였다.

본 발명자들은 이러한 지견에 기초하여, 배리스터층 중의 Pr이 내부전극 중에 들어가는 것을 억제함으로써, 적층형 칩 배리스터의 에너지 내량을 충분히 확보 할 수 있는 것을 발견하여, 본 발명을 완성시키기에 이르렀다.

즉, 본 발명의 적층형 칩 배리스터는 ZnO를 주성분으로 하고 부성분으로서 Pr을 함유하는 복수의 배리스터층과, Pd, Ag, 및 상기 Pd 및 상기 Ag의 합계 100 질량부에 대하여 0.0001 내지 1.0 질량부의 Al 산화물을 함유하고, 각 배리스터층을 끼우도록 거의 평행하게 배치된 내부전극을 갖는 배리스터 소체와, 배리스터 소체의 말단부에 설치되고, 내부전극에 각각 접속된 외부전극을 구비하는 것을 특징으로 한다.

상기 적층형 칩 배리스터에 있어서의 내부전극은 통상 사용되는 전극재료인 Pd에, 또한 Ag 및 Al 산화물의 2성분을 필수성분으로서 함유하고 있다. 이 Ag 및 Al 산화물은 조합하여 사용하면, Pd 중에 양호하게 들어가는 경향이 있다. 이 때문에, 이들의 성분을 함유하고 있는 내부전극은 거의 포화 상태에 가까워져, 그 이상의 첨가물을 넣기 어렵다. 따라서, 이 적층형 칩 배리스터에 있어서는, 상술한 바와 같은 내부전극으로의 배리스터층 중의 Pr의 취입이 억제되고, 배리스터층의 Pr 농도의 저하에 기인하는 에너지 내량의 저하가 극히 적어진다. 단, 본 발명의 작용은 반드시 여기에 한정되지 않는다.

이와 같이, 본 발명의 적층형 칩 배리스터에 있어서는 내부전극으로의 배리스터층 중의 Pr의 취입이 극히 적기 때문에, 한 쌍의 내부전극에 끼워진 배리스터층에 있어서, Pr은 거의 균일한 농도 분포를 갖게 된다.

또한, 본 발명의 적층형 칩 배리스터에 있어서는 배리스터층 중의 Pr의 내부 전극으로의 이동이 적기 때문에, 이 적층형 배리스터에 있어서의 배리스터층은 지금까지 특히 현저했던 내부전극에 접하는 영역의 Pr 농도의 저하가 거의 없게 된다. 즉, 상기 구성을 갖는 적층형 칩 배리스터에 있어서는 한 쌍의 내부전극에 끼워진 배리스터층에 있어서의 일정 체적당의 Pr의 함유량은 이 배리스터층에 있어서의 한 쌍의 내부전극의 적어도 한쪽에 접하는 영역에 있어서의 일정 체적당의 Pr의 함유량과 거의 동일하게 된다.

이 적층형 칩 배리스터에 있어서의 배리스터층은 상술한 바와 같은 균일한 Pr의 농도 분포를 갖고 있다. 이 분포상태는 바꾸어 말하면, 배리스터층의 내부전극에 인접하는 소정 영역에 있어서의 일정 체적당의 Pr의 함유량은 배리스터층의 적층방향 중앙부의 소정 영역에 있어서의 일정 체적당의 Pr의 함유량과 거의 동일한 상태라고 할 수 있다.

이러한 구성을 갖는 적층형 칩 배리스터에 의하면 전자선 마이크로 애널리시스에 의해 분석한 경우에, 이하에 나타내는 바와 같은 결과가 얻어진다. 즉, 한 쌍의 내부전극에 끼워진 배리스터층에 있어서의 내부전극에 접하는 영역에서 얻어지는 Pr의 X선 강도가 이 배리스터층에 있어서의 한 쌍의 내부전극간의 중앙위치에서 얻어지는 Pr의 X선 강도와 거의 동일해진다.

보다 구체적으로는 상기 적층형 칩 배리스터에 있어서는 내부전극끼리의 간격이 20 내지 60㎛이면 바람직하다. 종래와 같이 내부전극의 간격이 큰 경우, 즉 배리스터층의 두께가 큰 경우(구체적으로는 80㎛를 넘는 경우)에는 상술한 바와 같은 Pr의 취입에 의한 내부전극 주변영역의 Pr 농도의 저하는 보이지만, 배리스터층 중에는 충분한 Pr 농도를 갖는 영역이 많이 존재하고 있기 때문에, 에너지 내량의 저하는 그다지 큰 것으로 되지 않았다. 그런데, 내부전극의 간격이 60㎛ 이하로 되면, 배리스터층에 있어서의 Pr 농도가 낮은 영역이 많아지고, 이로써 에너지 내량이 현저하게 저하하는 경향이 있다. 한편, 상기 구성을 갖는 본 발명의 적층형 칩 배리스터는 상술한 바와 같이 Pr 농도의 저하를 대폭 억제할 수 있기 때문에, 내부전극간의 거리를 20 내지 60㎛로 한 경우에 있어서, 에너지 내량의 관점에서 특히 유효한 것으로 된다.

또한, 상기 적층형 칩 배리스터에 있어서, 내부전극은 Pd 100 질량부에 대하여 1 내지 95질량부의 Ag를 함유하고 있으면 보다 적합하다. 내부전극을 이러한 구성으로 한 경우, 보다 현저하게 Pr의 취입을 억제할 수 있고, 그 결과 충분히 큰 에너지 내량을 확보하는 것이 용이해진다.

적합한 실시예의 설명

이하, 본 발명의 적합한 실시예에 대하여 도면을 참조하여 상세하게 설명한다. 또한, 동일한 요소에는 동일한 부호를 붙이고, 중복되는 설명을 생략한다. 또한, 상하좌우 등의 위치 관계는 도면의 위치관계에 기초하는 것으로 한다.

우선, 도 1을 참조하여 본 실시예에 따른 적층형 칩 배리스터에 대하여 설명한다. 도 1은 적합한 실시예의 적층형 칩 배리스터를 모식적으로 도시하는 단면도이다. 적층형 칩 배리스터(1)는 복수의 배리스터층(2)과 각 배리스터층(2)을 끼우도록 배치된 내부전극(4a; 제 1 내부전극) 및 내부전극(4b; 제 2 내부전극)으로 구성되는 배리스터 소자(5)를 갖고 있다.

또한, 이 배리스터 소자(5)의 양 말단부에는 내부전극(4a) 및 내부전극(4b)의 각각과 전기적으로 접속하도록 한 쌍의 외부전극(6)이 설치되어 있다. 또한, 외부전극(6)의 외측에는 외부전극(6)을 덮도록 Ni 도금 층(8) 및 Sn 도금 층(10)이 차례로 형성되어 있다. 이들 외부전극(6), Ni 도금 층(8) 및 Sn 도금 층(10)에 의해 외부단자(12)가 구성된다.

배리스터층(2)은 ZnO를 주성분으로 하고 부성분으로서 Pr을 함유하는 것이며, 5 내지 60㎛ 정도의 두께를 갖고 있다. 이 배리스터층(2)은 상기 2성분을 필수성분으로서 함유하고 있기 때문에, 배리스터 특성을 나타내는 지표의 하나인 비직선계수(α)가 큰 등, 뛰어난 배리스터 특성을 갖고 있다.

배리스터층(2)은 상기 성분에 더하여, 배리스터 특성을 더욱 향상시킬 수 있는 미량첨가물을 함유하고 있어도 좋고, 예를 들면, Co, Al, K, La, Si, Ca 등의 금속이나 이들의 산화물을 임의로 조합하여 함유시킬 수 있다. 그 중에서도, 배리스터층(2)에 함유시키는 미량첨가물로서는 Al 산화물, 특히 Al₂O₃가 바람직하다. 이와 같이 Al 산화물을 함유함으로써, 비직선지수(α)가 한층 더 커지는 경향이 있다.

상기 배리스터층(2)을 구성하는 재료의 최적 예로서는 ZnO가 97.725 mol%이고, Pr이 0.5 mol%이며, Co가 1.5 mol%이고, Al이 0.005 mol%이며, K가 0.05 mol%이고, Cr이 0.1 mol%이며, Ca가 0.1 mol%이고, Si가 0.02 mol%인 조합의 재료를 들 수 있다.

내부전극(4a, 4b)은 Ag 및 Pd를 포함하는 도전재료, 및 이 도전재료 중에 첨가된 Al 산화물로 이루어지고, 0.5 내지 5㎛ 정도의 두께를 갖고 있다. 이 내부전극(4a, 4b)에서의 Al 산화물의 함유량은 Pd 및 Ag의 합계 100 질량부에 대하여 0.0001 내지 1.0질량부이다. 또한, 이 도전재료 중에 첨가하는 Al 산화물로서는 Al₂O₃가 바람직하다.

내부전극(4a, 4b)에 있어서, Al 산화물의 함유량이 Pd 및 Ag의 합계 100 질량부에 대하여 O.0001 질량부 미만이면, 배리스터층 소결 시에 있어서 내부전극(4a, 4b)과 배리스터층과의 수축률의 차가 커져, 양자의 박리가 생길 우려가 있다. 한편, 1.0 질량부를 넘으면, 내부전극(4a, 4b)이 소결하기 어려워지기 때문에 도전성이 낮아지고, 외부전극과의 도통이 불충분해져서, 배리스터 특성이 저하되는 경향이 있다.

또한, 내부전극(4a, 4b)에 있어서의 도전재료인 Pd 및 Ag는 이하에 제시하는 비율로 함유되어 있으면 바람직하다. 즉, Pd 100 질량부에 대하여 1 내지 95질량부의 Ag를 함유하고 있으면 바람직하다.

Pd 100 질량부에 대한 Ag의 함유량이 1질량부 미만이면, 배리스터층(2) 중의 Pr이 내부전극(4a, 4b)에 들어가는 정도가 커지고, 이로써 적층형 칩 배리스터(1)의 에너지 내량이 작아지는 경향이 있다. 한편, Ag 함유량이 95질량부를 넘으면 내부전극(4a, 4b)의 융점이 과도하게 낮아지고, 배리스터층을 소결할 때에 내부전극(4a, 4b)이 융해하여 양호한 배리스터 특성이 얻어지지 않을 경우가 있다.

배리스터 소자(5)는 상술한 배리스터층(2) 및 내부전극(4a, 4b)이 교대로 적층된 것이다. 이 배리스터 소자(5)의 말단부에는 10 내지 50㎛ 정도의 두께를 갖는 한 쌍의 외부전극(6)이 형성되어 있고, 이들은 각각 내부전극(4a, 4b)의 어느 하나와 전기적으로 접속되어 있다. 외부전극(6)의 구성재료는 내부전극(4a, 4b)과의 접속을 양호하게 할 수 있는 것이면 특히 제한은 없으며, 예를 들면, Pd, Pt, Ag나 이들을 임의로 조합한 합금을 들 수 있다. 그 중에서도, 비교적 염가이고, 또한 내부전극(4a, 4b)과의 접합성이 양호한 특성을 갖는 Ag가 바람직하다.

이 외부전극(6)의 표면에는 외부전극(6)을 덮도록, 두께 0.5 내지 2㎛ 정도의 Ni 도금 층(8), 및 두께 2 내지 6㎛ 정도의 Sn 도금 층(10)이 차례로 형성되어 있다. 이들 도금 층은 주로 적층형 칩 배리스터(1)를 땜납 리플로에 의해 기판 등에 탑재할 때의 땜납 내열성이나 땜납 젖음성을 향상시키는 것을 목적으로서 형성된 것이다. 따라서, 이러한 목적이 달성되는 한, 외부전극(6) 표면에 형성시키는 도금 층은 반드시 상술한 재료의 조합일 필요는 없다. 예를 들면, 도금 층을 구성하는 그 밖의 재료로서는 Sn-Pb 합금 등을 들 수 있고, 상술한 Ni나 Sn과 조합하여 사용하여도 적합하다. 또한, 이러한 도금 층은 한층만으로 구성되는 층이라도 좋다.

이러한 구성을 갖는 적층형 칩 배리스터(1)에 있어서는 한 쌍의 내부전극(4a, 4b) 사이에 끼워져 있는 배리스터층(2)이 부성분으로서 첨가되어 있는 Pr을 거의 균일하게 분산된 상태로 갖고 있다. 본 발명의 적층형 칩 배리스터는 이러한 상태의 배리스터층을 갖고 있기 때문에, 이하에 나타내는 바와 같이 종래의 것에 비하여 우수한 배리스터 특성을 갖고 있다.

이하, 도 2 내지 도 6을 참조하여, 본 발명의 적층형 칩 배리스터와 종래의 적층형 칩 배리스터와의 상이를 각각의 배리스터층의 상태를 비교하면서 설명한다.

도 2 내지 도 5는 종래의 적층형 칩 배리스터(Pd로 이루어지는 내부전극, 및 ZnO 및 Pr을 포함하는 배리스터층을 갖는 적층형 칩 배리스터)를 전자선 마이크로 애널라이저(EPMA)에 의해 관찰한 결과의 일 예를 도시하는 도면이다. 또한, 도 2 및 도 4는 백색에 가까울(색이 연할)수록 Pr 농도가 큰 것을 나타낸다. 또한, 도 3에 있어서는 L1이 Pr의 X선 강도를 나타내고, L2가 Pd의 X선 강도를 나타낸다. 또한, 도 5에 있어서는 L3이 Pr의 X선 강도를 나타내고, L4가 Pd의 X선 강도를 나타낸다.

도 2는 내부전극의 간격이 80㎛인 적층형 칩 배리스터의 적층방향에 따른 단면을 EPMA에 의해 관찰하여 얻어진 Pr의 농도 분포를 도시하는 도면이다. 또한, 도 3은 도 2에서 관찰한 단면을 EPMA에 의해 적층방향을 따라서 선분석하여 얻어진 Pr의 X선 강도를 도시하는 도면이다. 도 2 및 도 3으로부터 내부전극의 간격이 80㎛인 적층형 칩 배리스터에 있어서는 각 배리스터층이 내부전극에 접하고 있는 영역이 극단적으로 작은 Pr 농도를 갖고 있는 것이 확인된다. 또한, 한 쌍의 내부전극간의 중앙영역은 내부전극에 접하는 영역에 비하여 높은 Pr 농도를 갖고 있는 것이 확인된다.

또한, 도 4는 내부전극의 간격이 20㎛인 적층형 칩 배리스터의 적층방향에 따른 단면을 EPMA에 의해 관찰하여 얻어진 Pr의 농도 분포를 도시하는 도면이다. 또한, 도 5는 도 4에서 관찰한 단면을 EPMA에 의해 적층방향을 따라서 선분석하여 얻어진 Pr의 X선 강도를 도시하는 도면이다. 도 4 및 도 5로부터, Pr은 그 대부분이 내부전극의 존재하고 있는 영역과 겹치는 위치에 존재하고 있고, 각 배리스터층에 있어서의 Pr 농도(도 4) 및 Pr의 X선 강도(도 5)는 극히 작아지고 있는 것이 확인된다.

여기서, 내부전극의 구성재료인 Pd와 배리스터층 중의 Pr은 극히 반응하기 쉬운 것이다. 따라서, 상기 구성을 갖는 종래의 적층형 칩 배리스터에 있어서는 이 반응에 의해서 배리스터층 중의 Pr이 내부전극에 들어가고, 도 2 내지 도 5에 도시되는 바와 같이, 내부전극에 접하는 영역의 Pr 농도가 작아져 버린다.

이와 같이 내부전극에 접하는 영역의 Pr 농도가 작아지면, 상기 영역의 ZnO의 결정입계에 존재하는 Pr이 극히 적어진다. 통상, ZnO를 포함하는 배리스터층의 배리스터 특성, 특히 비직선계수(α)나 에너지 내성 등의 특성은 ZnO의 결정입계에 존재하는 Pr에 크게 의존하고 있는 것으로 생각된다. 따라서, ZnO의 결정입계에 존재하는 Pr이 적어지면, 이들의 배리스터 특성이 현저하게 저하되는 결과로 된다.

상술한 내부전극에 의한 Pr의 취입은 배리스터층에 있어서의 내부전극에 대한 접촉면으로부터 1O㎛ 정도 이격된 위치까지의 영역에 있어서 현저하다. 따라서, 내부전극간의 간격이 작아질수록, 구체적으로는 60㎛ 이하로 되는 경우에, 배리스터층의 배리스터 특성의 저하가 커지고, 이것에 기인하여, 적층형 칩 배리스터 전체의 배리스터 특성의 저하가 야기되기 쉬운 경향이 있다. 특히, 내부전극의 간격이 20㎛ 이하로 되는 경우(도 4 및 도 5 참조), 배리스터층 중의 Pr은 그 대부분 이 내부전극에 들어간 상태가 된다.

한편, 도 6은 본 발명의 적합한 실시예의 적층형 칩 배리스터(1)를 EPMA에 의해 관찰한 결과의 일 예를 도시하는 도면이다. 또한, 도 6에 도시하는 적층형 칩 배리스터에 있어서는 내부전극(4a, 4b)의 간격이 20㎛로 되어 있다. 즉, 도 6은 실시예의 적층형 칩 배리스터(1)의 적층방향에 따른 단면을 EPMA에 의해 관찰하여 얻어진 Pr의 농도 분포를 도시하는 도면이다.

도 6으로부터, Pr은 내부전극(4a, 4b)과 중첩하는 영역에는 거의 존재하고 있지 않고, 배리스터층(2) 중에 균일하게 존재하고 있는 것이 확인된다. 또한, Pr이 이와 같이 균일하게 존재하고 있기 때문에, 배리스터층(2)에 있어서의 내부전극에 접하는 영역에 있어서의 Pr 농도는 이 배리스터층(2)에 있어서의 한 쌍의 내부전극간의 중앙영역에 있어서의 Pr 농도와 거의 동일하게 되어 있는 것이 확인된다.

본 실시예의 적층형 칩 배리스터(1)에 있어서는 내부전극(4a, 4b)이 Pd 외에, Ag 및 Al 산화물을 함유하고 있다. 이 때문에, 내부전극(4a, 4b)은 포화 상태에 가까운 상태로 되어, 상술한 바와 같이 내부전극(4a, 4b)에 의한 배리스터층(2)중의 Pr의 취입이 극히 생기기 어렵게 되어 있다. 그리고, 이와 같이 Pr의 취입이 억제된 결과, 도 6에 도시되는 바와 같이, Pr은 배리스터층(2) 중에 균일하게 분산된 상태, 즉 배리스터층(2)에 있어서 거의 일정한 농도 분포를 갖는 상태로 된다.

이러한 Pr의 균일한 분포상태를 갖는 배리스터층(2)에 있어서는 종래의 적층형 칩 배리스터에서 생긴, 내부전극에 접하는 영역의 Pr 농도의 저하가 극히 적다. 즉, 한 쌍의 내부전극(4a, 4b)에 끼워진 배리스터층(2)에 있어서의 일정 체적당의 Pr의 함유량은 배리스터층(2)에 있어서의 한 쌍의 내부전극(4a, 4b)의 적어도 한쪽에 접하는 영역에서의 일정 체적당의 Pr의 함유량과 거의 동일하게 되어 있다.

또한, 배리스터층(2)에 있어서의 이러한 상태는 바꾸어 말하면, 아래와 같이 나타낼 수도 있다. 즉, 한 쌍의 내부전극(4a, 4b)에 끼워진 배리스터층(2)에 있어서의 내부전극(4a, 4b)의 적어도 한쪽에 접하는 영역에 있어서의 일정 체적당의 Pr의 함유량은 배리스터층(2)에 있어서의 한 쌍의 내부전극(4a, 4b) 사이의 중앙 영역에 있어서의 일정 체적당의 Pr의 함유량과 거의 동일하다.

여기서, 배리스터층(2)에 있어서의 내부전극(4a, 4b)에 접하는 영역이란, 적합한 경우, 배리스터층(2)에 있어서의 내부전극(4a, 4b)과의 접촉면에서 1O㎛ 정도 이격된 위치까지의 영역이다.

다음에, 도 7을 참조하여, 상기 구성을 갖는 적층형 칩 배리스터(1)의 제조방법에 대하여 설명한다. 도 7은 적합한 실시예의 적층형 칩 배리스터의 제조방법을 도시하는 흐름도이다.

우선, 배리스터층(2)을 구성하는 주성분인 ZnO, 부성분인 Pr의 금속 또는 산화물, 및 그 밖의 미량첨가물을 소정의 비율이 되도록 각각 칭량한 후, 각 성분을 혼합하여 배리스터 재료를 조정한다(스텝 S11). 이 경우, 미량첨가물은 주성분인 ZnO에 대하여 ppm 단위의 양이 되도록 혼합하는 것이 바람직하다. 그 후, 이 배리스터 재료에 유기 바인더, 유기용제, 유기가소제 등을 더하여, 볼밀(ball-mill) 등을 사용하여 20시간 정도 혼합·분쇄하여 슬러리를 얻는다.

이 슬러리를, 닥터 블레이드법(doctor blade) 등의 공지 방법에 의해 폴리에 틸렌테레프탈레이트(PET) 필름 상에 도포한 후, 건조하여 두께 30㎛ 정도의 막을 형성하고, 얻어진 막을 PET 필름으로부터 박리하여 그린시트를 얻는다(스텝 S12).

다음에, 내부전극(4a, 4b)용의 재료인 Pd, Ag, Al₂O₃ 및 다른 첨가물을 페이스트상으로 한 내부전극 페이스트를 준비한다. 이 내부전극 페이스트를 스크린 인쇄법 등에 의해 소정의 패턴으로 인쇄한 후, 이 페이스트를 건조시켜서, 소정의 패턴을 갖는 내부전극 페이스트층을 형성한다(스텝 S13).

이 내부전극 페이스트층이 표면에 형성된 그린시트를 복수매 제작한 후, 이들을 그린시트와 내부전극 페이스트층이 교대로 되도록 적층하여 적층체를 형성한다(스텝 S14). 이렇게 하여 얻어진 적층체에, 필요에 따라서 상술한 그린시트만을 적층하여 얻어진 보호층용의 그린시트를 더욱 적층한 후, 소망의 사이즈로 절단하여 그린칩을 얻는다.

그 후, 이 그린칩에, 180 내지 400℃, 0.5 내지 24시간 정도의 가열처리를 실시하여 탈바인더를 행한 후, 또한 1000 내지 1400℃, 0.5 내지 8시간 정도의 소성을 하고(스텝 S15), 배리스터 소자(5)를 얻는다. 이러한 소성에 의해서, 그린칩에 있어서의 그린시트는 배리스터층(2)이 되고, 내부전극 페이스트층은 내부전극(4a 및 4b)이 된다. 이렇게 하여 얻어진 배리스터 소자(5)에는 다음의 외부전극(6)을 형성하는 공정을 실시하기 전에, 연마재 등과 함께 연마용기에 넣는 등으로 소자 표면의 평활처리를 실시하여도 좋다.

다음에, 배리스터 소자(5)의 양 말단부에, 내부전극(4a 및 4b)의 각각에 접 하도록, 주로 Ag를 포함하는 외부전극 페이스트를 도포한 후, 이 페이스트에 550 내지 850℃ 정도로 가열(소결) 처리를 하고, Ag로 이루어지는 한 쌍의 외부전극(6)을 형성한다(스텝 S16).

그 후, 외부전극(6) 표면에, 전해도금 등에 의해 Ni 도금 층(8) 및 Sn 도금 층(10)을 차례로 형성하고, 적층형 칩 배리스터(1)를 얻는다(스텝 S17).

이와 같이 구성된 적층형 칩 배리스터(1)에 의하면, 이하에 제시하는 효과가 얻어진다. 즉, 적층형 칩 배리스터(1)는 Pr이 거의 일정한 농도 분포로 분산한 상태의 배리스터층(2)을 갖고 있기 때문에, 내부전극에 접하는 영역의 Pr 농도가 극단적으로 작은 종래의 적층칩 배리스터에 비하여, 뛰어난 비직선계수(α) 및 에너지 내량을 갖게 된다.

또한, 이 적층형 칩 배리스터(1)에서는 내부전극(4a, 4b)의 간격을 20㎛ 이하로 한 경우라도, 내부전극(4a, 4b)으로의 Pr의 취입이 거의 없다. 이 때문에, 소자의 대폭적인 소형화를 도모한 경우라도 종래품에서 생겼던 에너지 내량의 저하는 극히 적어진다.

[실시예]

이하, 본 발명을 실시예에 따라 더욱 상세하게 설명하지만, 본 발명은 이들의 실시예에 한정되지 않는다.

<적층형 칩 배리스터의 제조>

우선, 순도 99.9%인 ZnO(97.725 mol%)에, pr(0.5 mol%), Co(1.5 mol%), Al(0.005 mol%), K(0.05 mol%), Cr(0.1 mol%), Ca(0.1 mol%) 및 Si(0.02 mol%)을 첨가하여 배리스터 재료를 조제하였다.

또한, 이것과는 별도로, 표 1 내지 표 3에 제시하는 배합량에 따라서 Pd, Ag 및 Al₂O₃중 적어도 2종을 포함하는 내부전극 페이스트를 준비하였다.

이 배리스터 재료 및 내부전극 페이스트를 사용하여, 도 7에 도시하는 순서에 따라서, 배리스터 재료로 이루어지는 배리스터층(2), Pd, Ag 및 Al₂O₃중 적어도 2종을 포함하는 내부전극(4a, 4b), Ag로 이루어지는 외부전극(6), Ni 도금 층(8), 및 Sn 도금 층(10)으로 구성되는 도 1에 도시하는 형상을 갖는 No.1 내지 47의 적층형 칩 배리스터를 제조하였다. 각 적층형 칩 배리스터는 각각 길이 1.6mm, 폭 0.8mm, 및 높이 0.8mm의 사이즈로 하였다.

또한, No.1, 2, 10, 18, 26, 33, 34 및 41의 적층형 칩 배리스터는 Al₂O₃의 함유량이 O%이기 때문에 비교예에 해당하고, No.8, 16, 24, 32, 40 및 47의 적층형 칩 배리스터는 Al₂O₃의 함유량이 1.0질량부를 넘기 때문에 비교예에 해당한다.

<특성 평가>

각 적층형 칩 배리스터를 사용하여, 이하에 제시하는 방법에 따라서 배리스터 전압의 측정, 비직선지수(α)의 측정, 에너지 내량의 측정, 및 내습부하시험을 하였다. No.1 내지 18의 적층형 칩 배리스터에 대하여 얻어진 결과를 표 1에 제시하고, No.19 내지 36의 적층형 칩 배리스터에 대하여 얻어진 결과를 표 2에 제시하고, No.37 내지 47의 적층형 칩 배리스터에 대하여 얻어진 결과를 표 3에 제시한다.

(배리스터 전압의 측정)

각 적층형 칩 배리스터에 있어서의 한 쌍의 외부단자(12)간에, 전압을 서서히 크게 하면서 인가하고, 1mA의 전류가 흐르기 시작한 전압을 측정하여, 이것을 각 배리스터의 배리스터 전압으로 하였다.

(비직선지수(α)의 측정)

각 적층형 칩 배리스터에 있어서의 한 쌍의 외부단자(12) 사이에 인가하는 전압을 서서히 변화시키면서 배리스터에 흐르는 전류치를 측정하여, 1mA의 전류가 흘렀을 때의 전압(V_1mA) 및 0.1mA의 전류가 흘렀을 때의 전압(V_0.1mA)을 측정하였다. 그리고, 얻어진 값을 하기 식 1에 대입하여 비직선계수(α)를 산출하였다.

α= log(1/O.1)/log(V_1mA/V_0.1mA)···(1)

(에너지 내량의 측정)

우선, 각 적층형 칩 배리스터에 있어서의 한 쌍의 외부단자(12) 사이에, 오실로스코프로 관찰하면서, 첫동작으로부터 10μ초 후에 피크치의 90%로 되고, 피크치에 도달한 후, 첫동작으로부터 1000μ초 후에 피크치의 50%가 되는 파형을 갖는 전압을 인가하고, 이 파형의 전압을 인가하여 얻어진 전류파형을 오실로스코프로 관찰하였다.

얻어진 전압파형과 전류파형을 곱하여 전력파형을 얻은 후, 이 전력파형을 적분함으로써, 상기 파형의 전압을 인가한 경우의 에너지치를 산출하였다. 그리고, 이 에너지치를 서서히 증대시켜서, 배리스터 전압의 변화율이 ±10%를 넘는 시 점에서 적층형 칩 배리스터가 파괴된 것으로 간주하고, 파괴가 생기지 않은 에너지치의 최대치를 에너지 내량(단위; 쥴(joule))으로 하였다.

(내습부하시험)

우선, No.1 내지 47의 적층형 칩 배리스터를 각각 20개씩 제작하고, 각 샘플의 배리스터 전압을 측정하였다. 이들 샘플에서 각각의 배리스터 전압의 0.6배의 전압을 인가하면서, 85℃, 80%RH의 조건으로 1000시간의 처리를 하는 내습부하시험을 하였다. 그 후, 내습부하 시험 후에 있어서의 각 샘플의 배리스터 전압을 측정하여, No.1 내지 47의 적층형 칩 배리스터에 있어서의 20개의 샘플 중, 배리스터 전압의 변화율이 ±10%를 넘은 샘플의 수를 세어서 이 수를 내습부하시험에 의해 생긴 불량품의 수로 하였다.

[표 1]

[표 2]

[표 3]

표 1 내지 표 3으로부터, 내부전극에 Pd, Ag 및 Al₂O₃를 함유하고, 또한 Al2O₃의 함유량이 본 발명의 범위였던 적층형 칩 콘덴서는 모두 O.1J를 넘는 에너지 내량을 갖고 있고, 또한, 내습부하시험에 의해서 생긴 불량품은 O이었다. 이 에너지 내량 O.1J 이상이라는 값은 적층형 칩 콘덴서를 실용할 때에 충분한 신뢰성을 갖는다고 판단되는 일반적인 값이다.

<EPMA에 의한 적층형 칩 배리스터 단면의 관찰>

No.1의 적층형 칩 배리스터(내부전극이 Pd만으로 구성되는 적층형 칩 배리스터; 비교예에 해당) 및 No.45의 적층형 칩 배리스터(내부전극이 Ag/Pd를 70/30의 조성으로 함유하는 적층형 칩 배리스터; 본 발명의 적층형 칩 배리스터에 해당)를 사용하여, 이하에 제시하는 방법에 따라서 전자선 마이크로 애널라이저(EPMA)에 의해 적층칩 배리스터중의 각 성분(Pr, Co, Pd 및 Ag)의 농도 분포를 측정하였다.

우선, 각각의 적층형 칩 배리스터를, 그 폭 방향(도 1의 좌우 방향)의 측면으로부터, 길이 방향(도 1에 있어서의 전후방향)의 중앙위치에 상당하는 단면이 노출할 때까지 연마하였다. 노출한 단면을 EPMA에 의해 관찰하여, 이 단면에 있어서의 각 원소의 농도 분포를 관찰하였다. No.1의 적층형 칩 배리스터를 관찰하여 얻어진, Pr, Co, Pd 및 전체 조성의 농도 분포를 각각 도 8 내지 도 11에 도시한다. 또한, No.45의 적층형 칩 배리스터를 관찰하여 얻어진, Pr, Co, Pd, Ag 및 전체 조성의 농도 분포를 각각 도 12 내지 도 16에 도시한다. 또한, 도 8 내지 도 16은 색이 연한 영역일수록 해당하는 원소의 함유량이 많은 것을 나타낸다.

도 8 내지 도 11로부터, 종래의 적층형 칩 배리스터에 해당하는 No.1의 적층형 칩 배리스터에 있어서는 Pr은 Pd와 중복하는 위치, 즉 내부전극이 존재하는 위치에 대부분 존재하고 있고, Pr의 배리스터층 중의 존재량은 극히 적은 것이 판명되었다.

한편, 도 12 내지 도 16에 도시하는 바와 같이, 본 발명의 적층형 칩 배리스터에 해당하는 No.45의 적층형 칩 배리스터에 있어서는 Pr은 Pd 및 Ag과 중복하는 위치, 즉 내부전극이 존재하는 위치에는 거의 존재하고 있지 않고, 또한 Pr은 배리스터층 중에 균일하게 분포한 상태로 되어 있는 것이 판명되었다.

이상 설명한 바와 같이, 본 발명에 따르면, 소자를 소형화한 경우라도 충분한 에너지 내량을 확보할 수 있는 적층형 칩 배리스터를 제공하는 것이 가능해진다.

Claims

ZnO를 주성분(主成分)으로 하고 부성분(副成分)으로서 Pr을 함유하는 복수의 배리스터층과,

Pd, Ag, 및 상기 Pd 및 상기 Ag의 합계 100 질량부에 대하여 0.0001 내지 1.0 질량부의 Al 산화물을 함유하고 있고, 상기 각 배리스터층을 끼우도록 평행하게 배치된 내부전극을 갖는 배리스터 소체와,

상기 배리스터 소체의 말단부에 설치되고, 상기 내부전극에 각각 접속된 외부전극을 구비하는, 적층형 칩 배리스터.
제 1 항에 있어서,

한 쌍의 상기 내부전극에 끼워진 상기 배리스터층에 있어서, 상기 Pr은 일정한 농도 분포를 갖고 있는, 적층형 칩 배리스터.
제 1 항에 있어서,

한 쌍의 상기 내부전극에 끼워진 상기 배리스터층에 있어서의 일정 체적당 상기 Pr의 함유량은 상기 배리스터층에 있어서의 상기 한 쌍의 내부전극의 적어도 한쪽에 접하는 영역의 일정 체적당 상기 Pr의 함유량과 동일한, 적층형 칩 배리스터.
제 1 항에 있어서,

한 쌍의 상기 내부전극에 끼워진 상기 배리스터층에 있어서의 상기 내부전극의 적어도 한쪽에 접하는 영역의 일정 체적당 상기 Pr의 함유량은 상기 배리스터층에 있어서의 상기 한 쌍의 내부전극간의 중앙영역의 일정 체적당 상기 Pr의 함유량과 동일한, 적층형 칩 배리스터.
제 1 항에 있어서,

전자선 마이크로 애널리시스에 의해 분석하였을 때, 한 쌍의 상기 내부전극에 끼워진 상기 배리스터층에 있어서의 상기 내부전극에 접하는 영역에서 얻어지는 상기 Pr의 X선 강도는 상기 배리스터층에 있어서의 상기 한 쌍의 내부전극간의 중앙위치에서 얻어지는 상기 Pr의 X선 강도와 동일한, 적층형 칩 배리스터.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 내부전극끼리의 간격은 20 내지 60㎛인, 적층형 칩 배리스터.
제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 내부전극은 상기 Pd 100 질량부에 대하여 1 내지 95질량부의 상기 Ag를 함유하고 있는, 적층형 칩 배리스터.