JP2001250702A - チップ型積層抵抗素子 - Google Patents

Abstract

(57)【要約】 【課題】 低抵抗化を図ることができ、かつコンデンサ
Ｆ耐性能や絶縁耐圧が高められ、大電流用途に適したチ
ップ型積層抵抗素子を得る。 【解決手段】 抵抗素体としてのサーミスタ素体２内に
複数の内部電極３ａ〜３ｄが配置されており、内部電極
３ａ〜３ｄがサーミスタ素体２の全幅に至るように形成
されており、サーミスタ素体２の第１，第２の端面２
ａ，２ｂを覆うように第１，第２の端子電極４，５が形
成されている、チップ型積層サーミスタ１。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば積層サーミ
スタのようなチップ型の積層抵抗素子に関し、より詳細
には、突入電極抑制用サーミスタのような比較的大きな
電流が流される用途に用いられるチップ型積層抵抗素子
に関する。

【０００２】

【従来の技術】従来、サーミスタは、大別すると、温度
検知及び温度補償に使われる温度センサ用サーミスタ
と、電子・電気機器で生ずる突入電流を抑制する突入電
流抑制用サーミスタに分類される。サーミスタの形状
は、用途で要求される性能により大きく異なっている。
温度センサ用サーミスタは、チップ型として構成されて
おり、突入電流抑制用サーミスタでは、円板状のサーミ
スタ素体にリード線が接合されているリード付部品が主
流である。

【０００３】しかしながら、近年、電子・電気機器の小
型化に伴い、搭載される部品の小型化及び低背化が進ん
でいる。従って、突入電流抑制用のサーミスタにおいて
も、温度センサ用サーミスタと同様に、チップ型のサー
ミスタが求められてきている。

【０００４】しかしながら、突入電流抑制用サーミスタ
で求められる抵抗値は、温度センサ用サーミスタの場合
の抵抗値に比べて一桁以上小さい。従って、突入電流抑
制用のサーミスタを、チップ型部品として構成する場
合、抵抗値を小さくする必要がある。

【０００５】特開平７−６６００６号公報には、サーミ
スタ素体の上面及び下面にそれぞれ対向電極を設けて低
抵抗化を図ったチップ型サーミスタが開示されている。
しかしながら、このチップ型サーミスタでは、突入電流
抑制用サーミスタで要求される抵抗値を得るには、電極
面積を大きくする必要がある。従って、チップ型に構成
されているものの、サーミスタの寸法が大きくならざる
を得ない。

【０００６】他方、温度検知用サーミスタでは、図９
（ａ）及び（ｂ）に示すチップ型積層サーミスタが用い
られている。チップ型積層サーミスタ５１では、サーミ
スタ素体５２内に複数の内部電極５３ａ〜５３ｄがサー
ミスタ素体層を介して重なり合うように配置されてい
る。サーミスタ素体５２の端面５２ａ，５２ｂに端子電
極５４，５５が形成されている。内部電極５３ａ〜５３
ｄは、厚み方向において交互に端子電極５４または端子
電極５５に電気的に接続されている。上記チップ型積層
サーミスタ５１では、内部電極５３ａ〜５３ｄの積層数
を調整することにより、抵抗値を容易に調整することが
できる。

【０００７】

【発明が解決しようとする課題】チップ型積層サーミス
タ５１では、内部電極積層数を増加することにより低抵
抗化を図ることができ、従って上述した突入電流抑制用
サーミスタの抵抗値を実現することができる。

【０００８】しかしながら、突入電流抑制用サーミスタ
では、低抵抗であるだけでなく、ＪＩＳに規定のコンデ
ンサＦ耐性能に優れていることが求められる。ところ
が、上記積層サーミスタ５１では、コンデンサＦ耐性能
が極めて低く、電圧や電流の小さい温度検知用サーミス
タとしては好適であるものの、瞬時に数十Ａの突入電流
が流れる電源回路に用いた場合、Ｆ耐破壊が生じ易いこ
とがわかった。

【０００９】本発明の目的は、上述した従来記述の欠点
を解消し、低抵抗化を図り得るだけでなく、大電流が流
れる用途に用いた場合であっても、Ｆ耐破壊が生じ難い
チップ型積層抵抗素子を提供することにある。

【００１０】本発明の他の目的は、低抵抗化を図ること
ができ、突入電流抑制用サーミスタとして好適に用いる
ことができる、チップ型積層サーミスタを提供すること
にある。

【００１１】

【課題を解決するための手段】本発明に係るチップ型積
層抵抗素子は、上面、下面、一対の側面及び対向し合う
第１，第２の端面を有する抵抗素体と、前記抵抗素体の
第１，第２の端面を覆うように形成された第１，第２の
端子電極と、第１の端子電極に第１の端面において電気
的に接続されており、かつ先端が第２の端面との間に所
定のギャップ領域を残すように第２の端面側に延ばされ
ている、第１の内部電極と、第１の内部電極と抵抗素体
層を介して重なり合うように形成されており、第２の端
面において第２の端子電極に電気的に接続されており、
先端が第１の端面との間に所定のギャップ領域を残すよ
うに第１の端面側に延ばされている第２の内部電極とを
備え、前記第１，第２の内部電極が、第１，第２の端子
電極を結ぶ方向と直交する方向を幅方向としたときに、
前記抵抗素体の幅方向全幅に至るように形成されている
ことを特徴とする。

【００１２】本発明の特定の局面では、複数の第１，第
２の内部電極が、前記抵抗素体の厚み方向において交互
に配置されている。本発明の他の特定の局面では、前記
抵抗素体の第１，第２の端子電極間の外表面において、
少なくとも第１，第２の内部電極が露出している部分を
被覆するように形成された絶縁性保護膜がさらに備えら
れる。好ましくは、上記絶縁性保護膜が、抵抗素体の第
１，第２の端子電極間の外表面の全領域を被覆するよう
に形成される。

【００１３】本発明の特定の局面では、第１，第２の端
子電極が、前記抵抗素体の端面の全領域を覆い、かつ上
面、一対の側面及び下面にも至るように形成されてい
る。本発明のより限定的な局面では、上記抵抗素体とし
て、正または負の抵抗温度特性を有するサーミスタ素体
が用いられ、それによって突入電流抑制用サーミスタと
して好適に用い得るチップ型積層サーミスタが提供され
る。

【００１４】

【発明の実施の形態】以下、図面を参照しつつ、本発明
のチップ型積層抵抗素子の実施例を説明することによ
り、本発明を明らかにする。

【００１５】図１（ａ）及び（ｂ）は、本発明の一実施
例に係るチップ型積層サーミスタの斜視図及び平面断面
図であり、図２は、その縦断面図である。なお、本実施
例のチップ型積層サーミスタ１は、ＮＴＣ素子、すなわ
ち負の抵抗温度特性を有するサーミスタである。

【００１６】チップ型積層サーミスタ１は、直方体状の
サーミスタ素体２を有する。サーミスタ素体２は、負の
抵抗温度特性を有するセラミック材料からなり、後述の
内部電極３ａ〜３ｄと共に一体焼成されている。

【００１７】サーミスタ素体２内には、第１，第２の内
部電極３ａ〜３ｄがサーミスタ素体層を介して重なり合
うように配置されている。第１の内部電極３ａ，３ｃ
は、サーミスタ素体２の第１の端面２ａに引き出されて
いる。他方、第２の内部電極３ｂ，３ｄは、サーミスタ
素体２の端面２ａとは反対側の第２の端面２ｂに引き出
されている。

【００１８】サーミスタ素体２において、第１，第２の
端面２ａ，２ｂを結ぶ方向を長さ方向とする。内部電極
３ａ〜３ｄは、上記長さ方向と直交する幅方向、すなわ
ちサーミスタ素体２の幅方向全幅に至るように形成され
ている。内部電極３ａ〜３ｄの平面形状を、内部電極３
ａを代表してより詳細に説明する。

【００１９】図１（ｂ）に示すらうに、内部電極３ａ
は、第１の端面２ａから第２の端面２ｂ側に向かって延
ばされている。もっとも、内部電極３ａの先端３ａ₁ と
第２の端面２ｂとの間には所定のギャップ領域Ｘが形成
されている。

【００２０】また、内部電極３ａは、その全長にわた
り、サーミスタ素体２の全幅、すなわち側面２ｃ，２ｄ
に至るように形成されている。後述の具体的な実験例か
ら明らかなように、積層サーミスタにおいて、内部電極
をサーミスタ素体の全幅に至るように形成することによ
り、コンデンサＦ耐性能が高められる。

【００２１】内部電極３ａ〜３ｄを構成する材料として
は、サーミスタ素体２とオーミック接触し得る適宜の金
属材料を用いることができ、本実施例ではＰｔが用いら
れている。もっとも、このようなオーミック接触を果た
し得る限り、Ａｇ、Ｐｄ、あるいはＡｇ、Ｐｄもしくは
Ｐｔを組み合わせてなる合金などを用いてもよい。

【００２２】サーミスタ素体２の端面２ａ，２ｂを覆う
ように、それぞれ、第１，第２の端子電極４，５が形成
されている。端子電極４，５は、適宜の金属材料を導電
ペーストの塗布・焼付法により、あるいは蒸着、メッキ
もしくはスパッタリングなどの薄膜形成法により付与す
ることにより形成し得る。

【００２３】また、端子電極４，５は、複数の電極膜を
積層した形態であってもよく、本実施例では、端子電極
４，５は、それぞれ、第１〜第３の電極膜４ａ〜４ｃ，
５ａ〜５ｃを積層した構造を有する。

【００２４】より具体的には、最内側の第１の金属膜３
ａ，５ａは、Ａｇ−Ｐｄペーストの塗布・焼付により形
成されており、それによって内部電極３ａ〜３ｄとの電
気的接続の信頼性が高められている。また、Ａｇ−Ｐｄ
の半田壊れを防止するために、第２の電極膜４ｂ，５ｂ
が第１の電極膜４ａ，５ａ上に形成されている。第２の
電極膜４ｂ，５ｂは、半田壊れが生じ難い金属材料、例
えばニッケルを用いて構成することができる。第２の電
極膜４ｂ，５ｂ上に形成されている第３の電極膜４ｃ，
５ｃは、半田付性を高めるために形成されているこのよ
うな半田付性を高め得る金属材料として、例えばＳｎや
Ｓｎ−Ｐｂ合金などを用いることができる。なお、本実
施例では、第２，第３の電極膜４ｂ〜５ｃは、湿式メッ
キ法により形成されている。

【００２５】本実施例のチップ型積層サーミスタ１の特
徴は、上述したように、内部電極３ａ〜３ｄがサーミス
タ素体２の全幅に至るように形成されていることにあ
り、それによってコンデンサＦ耐性能が高められる。こ
れを、具体的な実験例に基づき説明する。

【００２６】希土類遷移元素酸化物として、ＬａＣｏＯ
₃ となるように、Ｌａ₂Ｏ₃及びＣｏ ₃Ｏ₄粉末を秤量し、
混合した。得られた混合粉末を湿式混合し、乾燥し、仮
焼することにより仮焼粉末を得た。得られた仮焼粉末に
有機バインダ、溶剤及び分散剤を加え、湿式混合し、セ
ラミックスラリーを得た。このセラミックスラリーをド
クターブレード法にてシート成形し、厚さ６０μｍのセ
ラミックグリーンシートを得た。上記セラミックグリー
ンシートを、焼成後の寸法で平面形状が５．７×５．０
ｍｍとなるように切断し、矩形のセラミックグリーンシ
ートを得た。

【００２７】図３に略図的に示すように、上記のように
して得た矩形のセラミックグリーンシート１１〜１６を
積層した。なお、セラミックグリーンシート１２〜１５
上には、それぞれ、Ｐｔペーストをスクリーン印刷する
ことにより、内部電極３ａ〜３ｄを形成した。このＰｔ
ペーストの印刷に際しては、セラミックグリーンシート
１２〜１５の全幅に至るようにＰｔペーストを印刷し
た。

【００２８】上記セラミックグリーンシート１１〜１６
を積層し、厚み方向に加圧し、積層体を得た。この積層
体を焼成し、サーミスタ素体２を得、上述したようにし
て端子電極４，５を形成した。

【００２９】比較のために、図４に示すセラミックグリ
ーンシート２１〜２６を積層を積層したことを除いて
は、上記実施例と同様にして比較例のチップ型積層サー
ミスタを作成した。なお、図４から明らかなように、比
較例では、セラミックグリーンシート２２〜２５の上面
にＰｔペーストを印刷するにあたり、印刷領域が各セラ
ミックグリーンシート２２〜２５の全幅には至らないよ
うに、すなわち矢印Ｙで示すサイドギャップ領域が残る
ように印刷を行い、内部電極２７ａ〜２７ｄを形成し
た。。

【００３０】上記のようにしてサーミスタ素体寸法が
５．７×５．０×厚み２．０ｍｍであり、目標抵抗値が
８Ωである実施例及び比較例の積層サーミスタを用意
し、図５に示す突入電流抑制評価用スイッチング電源回
路を用いて評価した。図５において、３１はダイオード
を、３２はコンデンサ、３３は負荷抵抗、３４は電源、
Ａは評価されるチップ型積層サーミスタを示す。

【００３１】実施例及び比較例の各チップ型積層サーミ
スタ３０個を、上記スイッチング電源回路に挿入し、チ
ップ型積層サーミスタ素子が破壊するまでコンデンサ３
２の容量をステップアップした。そして、破壊した時点
のコンデンサ３２の静電容量を比較した。結果を図６及
び下記の表１に示す。

【００３２】

【表１】

【００３３】図６及び表１から明らかなように、比較例
のチップ型積層サーミスタと比べて、実施例のチップ型
積層サーミスタ１では、コンデンサＦ耐性能が著しく高
められることがわかる。これは、比較例の従来のチップ
型積層サーミスタでは、内部電極２７ａ〜２７ｄの側方
にサイドギャップ領域が形成されており、従って、内部
電極２７ａを例にとると、内部電極２７ａの先端側のコ
ーナー部分２７ａ₁ ，２７ａ₂ において、電界集中が著
しいため、上記コンデンサＦ耐性能が低下しているのに
対し、実施例のチップ型積層サーミスタ１では、内部電
極３ａ〜３ｄの先端における電界集中が緩和されるため
と考えられる。

【００３４】なお、上記チップ型積層サーミスタ１で
は、内部電極３ａ〜３ｄがサーミスタ素体２の側面２
ｃ、２ｄに至るように形成されている。従って、図１
（ａ）に示されているように、内部電極３ａ〜３ｄが側
面２ｃに露出している。よって、好ましくは、図７及び
図８に示すように、第１，第２の端子電極４，５間のサ
ーミスタ素体２の外表面領域に、内部電極３ａ〜３ｄの
サーミスタ素体２の側面２ｃ、２ｄに露出している部分
を被覆する絶縁性保護膜６を形成することが望ましい。
この絶縁性保護膜６を構成する材料としては、適宜の合
成樹脂や絶縁セラミックスを用いることができる。絶縁
性セラミックスを用いる場合には、焼成に先立ち、上述
した積層体の外表面にセラミックスラリーを塗布し、一
体焼成することにより、絶縁性保護膜６を形成してもよ
く、合成樹脂により絶縁性保護膜６を形成する場合に
は、サーミスタ素体２を得た後に合成樹脂を送付し、硬
化させることにより形成することができる。

【００３５】また、好ましくは、上記絶縁性保護膜６
は、第１，第２の端子電極４，５間のサーミスタ素体２
の外表面の全領域に形成され、それによって耐湿性等を
高め得る。もっとも、上記内部電極３ａ〜３ｄが第１，
第２の端子電極４，５間で露出している外表面部分にお
いて、少なくとも内部電極３ａ〜３ｄが露出している部
分を被覆するようにさえ形成されればよい。

【００３６】上述した実施例では、負の抵抗温度特性を
有するチップ型積層サーミスタ１につき説明したが、本
発明は、正の抵抗温度特性を有するチップ型積層サーミ
スタにも適用することができる。また、上記のように、
内部電極のコーナー部分における電界集中の緩和により
コンデンサＦ耐性能や絶縁耐圧が高められるため、サー
ミスタだけでなく、チップ型積層抵抗素子一般に本発明
を適用することができ、例えば積層バリスタや積層型の
固定抵抗素子にも本発明を適用することができる。

【００３７】

【発明の効果】本発明に係るチップ型積層抵抗素子で
は、複数の内部電極が、第１，第２の端子電極を結ぶ方
向と直交する方向を幅方向としたときに、抵抗素体の幅
方向全幅に至るように形成されているので、電界集中が
緩和され、それによってコンデンサＦ耐性能を絶縁耐圧
を高めることができる。従って、内部電極積層数を増加
させることにより、低抵抗化を図り得るだけでなく、コ
ンデンサＦ耐性能や絶縁耐圧を高め得るので、突入電流
抑制用積層サーミスタのような大きな電流が流れる用途
に好適なチップ型積層抵抗素子を提供することが可能と
なる。

【００３８】複数の第１，第２の内部電極が、抵抗素体
の厚み方向において交互に配置されている場合には、内
部電極積層数が高められるので、低抵抗化を容易に図る
ことができる。

【００３９】抵抗素体の第１，第２の端子電極間の外表
面において、少なくとも第１，第２の内部電極が露出し
ている部分を被覆するように絶縁性保護膜が形成されて
いる場合には、チップ型積層抵抗素子の耐湿性を高める
ことができ、かつ隣接する部品との短絡などを防止する
ことができる。

【００４０】絶縁性保護膜が、第１，第２の端子電極間
の外表面の全領域を被覆するように形成されている場合
には、より一層耐湿性や隣接する部品との短絡事故を確
実に防止することができる。

【００４１】第１，第２の端子電極が抵抗素体の端面の
全領域を覆い、かつ上面、一対の側面及び間にも至るよ
うに形成されている場合には、プリント回路基板などに
容易にかつ確実に表面実装することができる。

【００４２】抵抗素体として正または負の抵抗温度特性
を有するサーミスタ素体を用いた場合には、本発明に従
って低抵抗化を図り得るだけでなく、コンデンサＦ耐性
能が高められており、従って、突入電流抑制用のような
大電流用途に適したチップ型積層サーミスタを提供する
ことができる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、本発明の一実施例に係る
チップ型積層サーミスタを説明するための斜視図及び平
面断面図。

【図２】図１に示した実施例のチップ型積層サーミスタ
の縦断面図。

【図３】実施例のチップ型積層サーミスタのサーミスタ
素体を得る工程を説明するための分解斜視図。

【図４】比較のために用意したチップ型積層サーミスタ
のサーミスタ素体を得る工程を説明するための分解斜視
図。

【図５】実施例及び比較例のチップ型積層サーミスタの
コンデンサＦ耐性能を評価する回路を示す図。

【図６】実施例及び比較例のコンデンサＦ耐試験結果を
示す図。

【図７】図１に示した実施例のチップ型積層サーミスタ
の変形例を示す斜視図。

【図８】図７に示した変形例に係るのチップ型積層サー
ミスタの縦断面図。

【図９】（ａ）及び（ｂ）は、従来のチップ型積層サー
ミスタを示す縦断面図及び平面断面図。

【符号の説明】

１…チップ型積層サーミスタ ２…サーミスタ素体 ２ａ，２ｂ…第１，第２の端面 ２ｃ，２ｄ…側面 ３ａ，３ｃ…第１の内部電極 ３ｂ，３ｄ…第２の内部電極 ４，５…第１，第２の端子電極 ６…絶縁性保護膜

Claims (6)

【特許請求の範囲】
1. 【請求項１】 上面、下面、一対の側面及び対向し合う
   第１，第２の端面を有する抵抗素体と、 前記抵抗素体の第１，第２の端面を覆うように形成され
   た第１，第２の端子電極と、 第１の端子電極に第１の端面において電気的に接続され
   ており、かつ先端が第２の端面との間に所定のギャップ
   領域を残すように第２の端面側に延ばされている、第１
   の内部電極と、 第１の内部電極と抵抗素体層を介して重なり合うように
   形成されており、第２の端面において第２の端子電極に
   電気的に接続されており、先端が第１の端面との間に所
   定のギャップ領域を残すように第１の端面側に延ばされ
   ている第２の内部電極とを備え、 前記第１，第２の内部電極が、第１，第２の端子電極を
   結ぶ方向と直交する方向を幅方向としたときに、前記抵
   抗素体の幅方向全幅に至るように形成されていることを
   特徴とする、チップ型積層抵抗素子。
2. 【請求項２】 複数の第１，第２の内部電極が、前記抵
   抗素体の厚み方向において交互に配置されている、請求
   項１に記載のチップ型積層抵抗素子。
3. 【請求項３】 前記抵抗素体の第１，第２の端子電極間
   の外表面において、少なくとも第１，第２の内部電極が
   露出している部分を被覆するように形成された絶縁性保
   護膜をさらに備える、請求項１または２に記載のチップ
   型積層抵抗素子。
4. 【請求項４】 前記絶縁性保護膜が、前記抵抗素体の第
   １，第２の端子電極間の外表面の全領域を被覆するよう
   に形成されている、請求項３に記載のチップ型積層抵抗
   素子。
5. 【請求項５】 第１，第２の端子電極が、前記抵抗素体
   の端面の全領域を覆い、かつ上面、一対の側面及び下面
   にも至るように形成されている、請求項１〜４のいずれ
   かに記載のチップ型積層抵抗素子。
6. 【請求項６】 前記抵抗素体が、正または負の抵抗温度
   特性を有するサーミスタ素体である、請求項１〜５のい
   ずれかに記載のチップ型積層抵抗素子。