JP3286855B2

JP3286855B2 - チップ型ｐｔｃサーミスタの製造方法

Info

Publication number: JP3286855B2
Application number: JP29881492A
Authority: JP
Inventors: 智毅真田; 洋一川瀬
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1992-11-09
Filing date: 1992-11-09
Publication date: 2002-05-27
Anticipated expiration: 2017-05-27
Also published as: JPH06260302A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、チップ型ＰＴＣ（正特
性）サーミスタの製造方法に関し、特に半導体セラミッ
クスよりなるサーミスタ素体内に内部電極を埋設した構
造を有するチップ型ＰＴＣサーミスタの製造方法に関す
る。

【０００２】

【従来の技術】ＰＴＣサーミスタにおいても、他の電子
部品と同様に、基板上に面実装可能なチップ型部品とし
て使用し得るものが求められている。従来の面実装可能
なＰＴＣサーミスタの一例を、図４（ａ），（ｂ）に示
す。

【０００３】チップ型ＰＴＣサーミスタ１では、図４
（ｂ）に示すように、板状のサーミスタ素体２の両端面
に該サーミスタ素体２に対してオーミックに接触してい
るオーミック電極３，３が形成されている。また、図４
（ａ）に示すように、オーミック電極３，３を覆うよう
に、保護電極４，４が形成されている。この保護電極
４，４は、サーミスタ素体２の端面だけでなく、サーミ
スタ素体２の上面及び下面にも至るように形成されてい
る。

【０００４】チップ型ＰＴＣサーミスタ１では、抵抗値
の調整は、サーミスタ素体２の厚みを研磨により減らし
たり、あるいは使用するウエハーの厚みを変えることに
より行われている。しかしながら、製造ロット間におい
て素子厚みがかなり大きく変動し、それによって抵抗値
がばらつきやすいという問題があった。

【０００５】また、保護電極４が表面に露出しているた
め、経時により特性が変化しやすく、ライフ特性が十分
でないという問題もあった。また、サーミスタ素体２の
寸法ばらつき及び保護電極４の寸法ばらつき等により、
抵抗値が大きく影響されるため、抵抗値の精度が十分で
ないという問題もあった。

【０００６】

【発明が解決しようとする課題】上記のような従来のチ
ップ型ＰＴＣサーミスタの問題点を解決するものとし
て、サーミスタ素体内に内部電極を配置したチップ型Ｐ
ＴＣサーミスタが提案されている。このチップ型ＰＴＣ
サーミスタを、図５（ａ）及び（ｂ）に示す。

【０００７】チップ型ＰＴＣサーミスタ５では、半導体
セラミックスよりなるサーミスタ素体６内に内部電極
７，８が埋設されている。内部電極７及び８は、半導体
セラミック層を介して厚み方向に重なり合うように配置
されている。一方の内部電極７は、サーミスタ素体６の
一方端面６ａに、他方の内部電極８は他方端面６ｂに引
出されている。そして、内部電極７，８にそれぞれ電気
的に接続されるように、外部電極９，１０がサーミスタ
素体６の両端面６ａ，６ｂを覆うように形成されてい
る。

【０００８】チップ型ＰＴＣサーミスタ５では、図６に
平面断面図で示す、内部電極７，８間の重なり面積、及
び内部電極７，８間の距離Ｒ（図５参照）により抵抗値
が決定されるため、抵抗値のばらつき及び外部環境によ
る影響を低減することができる。従って、抵抗値のばら
つきが少ない、信頼性に優れたチップ型ＰＴＣサーミス
タを得ることができる。

【０００９】ところで、上記のようなチップ型ＰＴＣサ
ーミスタ５は、セラミックグリーンシートを内部電極を
構成する材料と共に積層し、一体焼成することにより製
造される。しかしながら、内部電極材料として卑金属を
用いた場合には、サーミスタ素体の焼成温度が１３００
℃付近と高いため、内部電極材料の金属が酸化されると
いう問題があった。

【００１０】また、内部電極材料としてＰｔ及びＰｄ等
の貴金属を使用した場合には、焼成の際に酸化されるこ
とはないが、仕事関数が半導体の電子親和力よりも高い
ため、電極とセラミック素体との間にバリアが形成さ
れ、オーミック接触を得にくいという問題があった。

【００１１】そこで、サーミスタ素体内の内部電極間に
パルス電圧を印加することにより、内部電極とサーミス
タ素体との間のバリアを除去し、それによって内部電極
とサーミスタ素体との間に良好なオーミック接触を与え
る方法が提案されている（特願平４−１０９９０９
号）。

【００１２】しかしながら、上記のようなパルス電圧を
印加してバリアをブレイクした場合、下記のような問題
が生じることがわかった。すなわち、チップ型ＰＴＣサ
ーミスタ５において外部電極９，１０間にパルス電圧を
印加し上記バリアをブレイクした場合、時間と共に外部
電極９，１０とサーミスタ素体６との間にバリアが再生
され、その結果、得られたチップ型ＰＴＣサーミスタ５
における抵抗値のばらつきが再度大きくなるという問題
があった。

【００１３】また、外部電極９，１０がサーミスタ素体
６の端面６ａ，６ｂに直接接触されているためか、外部
電極９，１０とサーミスタ素体６との間のオーミック接
触が外部環境の変化に影響され、それによって寿命特性
が劣化するという問題もあった。

【００１４】本発明の目的は、貴金属からなる材料を用
いて内部電極を形成した場合であっても内部電極とサー
ミスタ素体との間に良好なオーミック接触を与えること
ができ、かつ抵抗値のばらつきが小さく、経時により特
性の劣化が生じ難い、信頼性に優れたチップ型ＰＴＣサ
ーミスタを提供することにある。

【００１５】

【課題を解決するための手段】本発明は、半導体セラミ
ックグリーンシートに貴金属を主成分とする導電ペース
トを印刷して内部電極を形成する工程と、前記内部電極
が形成された半導体セラミックグリーンシートを積層、
圧着した後、焼成して、内部に第１，第２の内部電極が
半導体セラミック層を介して重なり合うように配置され
たサーミスタ素体を得る工程と、前記サーミスタ素体の
端面の第１，第２の内部電極が引き出された部分をマス
クで覆ったうえで、前記サーミスタ素体の端面の少なく
とも一部の領域に絶縁被覆層を形成する工程と、前記絶
縁被覆層の上から、前記サーミスタ素体の端面に導電ペ
ーストを塗布、焼付け、前記第１，第２の内部電極にそ
れぞれ電気的に接続される第１，第２の外部電極を形成
する工程と、前記第１，第２の外部電極間に直流パルス
電圧を印加し、第１，第２の内部電極と前記サーミスタ
素体との間のバリアをブレイクする工程とを備えること
を特徴とする、チップ型ＰＴＣサーミスタの製造方法で
ある。

【００１６】

【作用】本発明のチップ型ＰＴＣサーミスタでは、外部
電極とサーミスタ素体との間の少なくとも一部の領域に
おいて絶縁被覆層が介在されている。従って、絶縁被覆
層により外部電極のサーミスタ素体への直接接触が遮断
されている部分では、外部電極とサーミスタ素体との間
にバリアが再生されることがなく、かつ外部の環境変化
による影響も受け難い。

【００１７】すなわち、本発明は、従来の内部電極を有
するチップ型ＰＴＣサーミスタにおいて、外部電極がサ
ーミスタ素体と直接接触している部分が前述したような
諸問題を発生させることに着目し、上記外部電極とサー
ミスタ素体との間の直接接触を絶縁被覆層を介在させる
ことにより遮断し、それによって抵抗値のばらつき及び
外部環境の変化による影響の低減を果たしたことに特徴
を有する。

【００１８】

【実施例の説明】以下、本発明の実施例を図面を参照し
つつ説明することにより、本発明を明らかにする。図１
（ａ），（ｂ）は、本発明の一実施例にかかるチップ型
ＰＴＣサーミスタを示す斜視図及び縦断面図である。

【００１９】本実施例のチップ型ＰＴＣサーミスタ１１
は、半導体セラミックスよりなるサーミスタ素体１２内
に第１の内部電極１３及び第２の内部電極１４を配置し
た構造を有する。第１の内部電極１３及び第２の内部電
極１４は、半導体セラミック層を介して重なり合うよう
に配置されている。第１の内部電極１３は、サーミスタ
素体１２の一方端面１２ａに、第２の内部電極１４は他
方端面１２ｂに引出されている。

【００２０】また、サーミスタ素体１２の端面１２ａ，
１２ｂにおいて、上記内部電極１３，１４が引出されて
いる部分を除いて絶縁被覆層１５，１６が形成されてい
る。絶縁被覆層１５，１６は、端面１２ａ，１２ｂだけ
でなく、サーミスタ素体１２の上面及び下面並びに両側
面にも至るように形成されている。

【００２１】また、上記絶縁被覆層１５，１６上に、第
１，第２の外部電極１７，１８がそれぞれ形成されてい
る。第１，第２の外部電極１７，１８は、それぞれ、端
面１２ａ，１２ｂに露出されている第１，第２の内部電
極１３，１４に電気的に接続されている。

【００２２】本実施例のチップ型ＰＴＣサーミスタ１１
は、以下の工程により製造される。先ず、セラミックグ
リーンシート上に内部電極材料を印刷したものを積層
し、セラミックグリーンシートと内部電極材料とを一体
焼成することによりサーミスタ素体１２を得る。次に、
得られたサーミスタ素体１２の両端面に上記絶縁被覆層
１５，１６及び第１，第２の外部電極１７，１８を形成
する。そして、第１，第２の内部電極１３，１４とサー
ミスタ素体１２との間に良好なオーミック接触を与える
ために、外部電極１７，１８間にパルス電圧を印加する
ことにより、内部電極１３，１４とサーミスタ素体１２
との間のバリアをブレイクする。

【００２３】本実施例のチップ型ＰＴＣサーミスタで
は、外部電極１７，１８は、内部電極１３，１４と接続
されている部分以外の領域ではサーミスタ素体１２と直
接接触されていない。従って、外部電極１７，１８とサ
ーミスタ素体１２との間においてバリアが再生すること
がなく、かつ外部環境の変化による外部電極１７，１８
とサーミスタ素体１２との間の接触部分の変化に起因す
る特性変動も生じ難い。

【００２４】なお、上記絶縁被覆層１５，１６は、外部
電極１７，１８とサーミスタ素体１２との間の直接接触
を防止することができる絶縁性材料であれば、任意の絶
縁性材料を用いて構成することができ、例えばガラスフ
リットの焼付けあるいは絶縁性セラミックペーストの塗
布・焼付け等により形成することができる。次に、具体
的な実験例につき説明する。

【００２５】まず、主成分としてのＢａＴｉＯ₃に、半
導体化剤としてＹ₂Ｏ₃、鉱化剤としてＳｉＯ₂及びＡ
ｌ₂Ｏ₃、並びに特性改善剤としてのＭｎＯ₂を配合
し、これらを混合し、粉砕した後仮焼した。得られた仮
焼粉末に、アクリル系有機バインダを混合し、セラミッ
クスラリーを調製した。調製されたセラミックスラリー
を用い、所定の均一な厚みのセラミックグリーンシート
を成形した。

【００２６】他方、Ｐｔを主成分とする粉末に、ワニス
及びバインダを混合し、導電ペーストを作製した。この
導電ペーストを、所定のサイズに打ち抜かれた上記セラ
ミックグリーンシートに印刷し、内部電極１３，１４が
印刷されたセラミックグリーンシートを得た。内部電極
が印刷されたセラミックグリーンシートを、第１，第２
の内部電極１３，１４を構成するように積層し、さらに
その上下に複数枚の内部電極材料の印刷されていないセ
ラミックグリーンシートを積層し、厚み方向に圧着し
て、１．１ｍｍの厚みの積層体を得た。

【００２７】得られた積層体を、２．４×１．５×厚み
１．１ｍｍの寸法にカットし、１２００〜１３５０℃の
温度で２時間焼成した。しかる後、焼成された各チップ
をバレル研磨し、サーミスタ素体１２を得た。

【００２８】次に、図２に示すように、得られたサーミ
スタ素体１２の両端面から上面及び下面並びに両側面に
至るように、ＳｉＯ₂を主成分とした軟化点６５０℃の
ガラスフリットを塗布し、６８０℃の温度で１０分間焼
き付け、絶縁被覆層１５，１６を形成した。なお、この
ガラスフリットの塗布に際しては、内部電極１３，１４
が露出されている部分をマスクで覆い、内部電極１３，
１４が露出されている部分にはガラスフリットからなる
絶縁被覆層が形成されないようにした。

【００２９】次に、上記絶縁被覆層１５，１６上に、軟
化点５００℃のガラスフリットを含むＡｇペーストを塗
布し、５３０℃で１０分間焼付け、第１，第２の外部電
極１７，１８を形成した。上記のようにして第１，第２
の外部電極１７，１８を形成した後、第１，第２の外部
電極１７，１８間に３００Ｖの直流パルス電圧を印加
し、第１，第２の内部電極１３，１４とサーミスタ素体
との間のバリアをブレイクした。

【００３０】比較のために、上記絶縁被覆層１５，１６
を形成しないことを除いては、上記と同様にして得られ
たチップ型ＰＴＣサーミスタを作製した。上記実施例の
チップ型ＰＴＣサーミスタ及び比較例のチップ型ＰＴＣ
サーミスタをそれぞれ１００個用意し、５００時間大気
中に放置した。しかる後、各チップ型ＰＴＣサーミスタ
の抵抗値を測定した。結果を下記の表１に示す。

【００３１】

【表１】

【００３２】表１から明らかなように、比較例のチップ
型ＰＴＣサーミスタに比べて、実施例のチップ型ＰＴＣ
サーミスタの方が抵抗値が高く、かつ抵抗値のばらつき
を示す３ＣＶも非常に小さいことがわかる。

【００３３】また、上記実施例のチップ型ＰＴＣサーミ
スタ及び比較例のチップ型ＰＴＣサーミスタ各１０個
を、９０℃及び相対湿度９５％の雰囲気に放置し、１０
０時間、３００時間、５００時間及び１０００時間経過
後に、それぞれ抵抗値を測定した。測定された抵抗値の
変化を図３に示す。図３から明らかなように、絶縁被覆
層を形成した実施例のチップ型ＰＴＣサーミスタは、比
較例のチップ型ＰＴＣサーミスタに比べて抵抗値の変化
率が１／２以下に低減されることがわかる。

【００３４】なお、上述してきたチップ型ＰＴＣサーミ
スタでは、内部電極が露出されていた部分を除く残りの
サーミスタ素体端面の全領域に絶縁被覆層が形成されて
いたが、絶縁被覆層は残りの領域の一部に形成されてい
てもよい。すなわち、サーミスタ素体の端面において、
内部電極が電気的に接続されている部分を除く残りの領
域の少なくとも一部において外部電極とサーミスタ素体
との間に絶縁被覆層が設けられておりさえすれば、外部
電極とサーミスタ素体との間の接触に起因する諸問題
を、該絶縁被覆層が形成されていないチップ型ＰＴＣサ
ーミスタに比べて低減することができる。

【００３５】また、図示の実施例では、第１の内部電極
１３及び第２の内部電極１４がそれぞれ各一枚形成され
ていたが、それぞれ複数枚の第１，第２の内部電極を配
置したチップ型ＰＴＣサーミスタにも本発明を適用する
ことができる。

【００３６】

【発明の効果】本発明によれば、サーミスタ素体と外部
電極との間の少なくとも一部の領域において絶縁被覆層
が介在されているため、該絶縁被覆層が介在されている
部分において外部電極とサーミスタ素体との間の電気的
な接触が遮断される。従って、絶縁被覆層が介在されて
いる部分では外部電極とサーミスタ素体との間において
オーミック接触が生じないため、該領域においてバリア
が再生したり、外部環境の変化によって接触状況が変動
したりすることがない。よって、抵抗値のばらつきを低
減することができ、かつ寿命特性を高めることが可能と
なる。

【００３７】また、本発明のチップ型ＰＴＣサーミスタ
では、第１，第２の内部電極間の重なり面積及び距離に
より特性が決定されるため、従来の面実装可能なチップ
型ＰＴＣサーミスタに比べて、抵抗値のばらつき及び製
造ロット間の特性ばらつきを低減することができる。よ
って、本発明によれば、抵抗値のばらつきが少ない、面
実装可能なチップ型ＰＴＣサーミスタを提供することが
可能となる。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は、それぞれ、実施例のチッ
プ型ＰＴＣサーミスタの斜視図及び縦断面図。

【図２】実施例においてサーミスタ素体に絶縁被覆層を
形成した状態を示す斜視図。

【図３】実施例及び比較例のチップ型ＰＴＣサーミスタ
の寿命特性試験結果を示す図。

【図４】（ａ）及び（ｂ）は、従来のチップ型ＰＴＣサ
ーミスタを説明するための斜視図。

【図５】（ａ）及び（ｂ）は、本発明をなす契機となっ
た内部電極を有するチップ型ＰＴＣサーミスタの斜視図
及び縦断面図。

【図６】図５に示したチップ型ＰＴＣサーミスタにおけ
る内部電極の形状を説明するための平面断面図。

【符号の説明】

１１…チップ型ＰＴＣサーミスタ１２…サーミスタ素体１２ａ，１２ｂ…端面１３…第１の内部電極１４…第２の内部電極１５，１６…絶縁被覆層１７…第１の外部電極１８…第２の外部電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体セラミックグリーンシートに貴金
属を主成分とする導電ペーストを印刷して内部電極を形
成する工程と、前記内部電極が形成された半導体セラミックグリーンシ
ートを積層、圧着した後、焼成して、内部に第１，第２
の内部電極が半導体セラミック層を介して重なり合うよ
うに配置されたサーミスタ素体を得る工程と、前記サーミスタ素体の端面の第１，第２の内部電極が引
き出された部分をマスクで覆ったうえで、前記サーミス
タ素体の端面の少なくとも一部の領域に絶縁被覆層を形
成する工程と、前記絶縁被覆層の上から、前記サーミスタ素体の端面に
導電ペーストを塗布、焼付け、前記第１，第２の内部電
極にそれぞれ電気的に接続される第１，第２の外部電極
を形成する工程と、前記第１，第２の外部電極間に直流パルス電圧を印加
し、第１，第２の内部電極と前記サーミスタ素体との間
のバリアをブレイクする工程とを備えることを特徴とす
る、チップ型ＰＴＣサーミスタの製造方法。