KR100834307B1 - 적층형 칩 바리스터의 제조방법 - Google Patents

Abstract

본 발명에 따르는 적층형 칩 바리스터(1)의 제조방법에서는 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용하므로 소성시의 소성온도의 감소가 발생한다. 또한, 이러한 제조방법에서는 적층체(LS1)를 소성하여 수득된 바리스터 소체에서 ZnO를 주성분으로 하는 입자의 입자계에 존재하는 Pr 및 Ag의 양이 당해 입자 내에 존재하는 Pr 및 Ag의 양보다 많으므로, 입자계에서 고저항화가 실현되어 낮은 소성온도에서도 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터(1)가 수득된다.

바리스터 재료, 유리, 전극 페이스트, 적층체, 소성체.

Description

적층형 칩 바리스터의 제조방법{A method of producing a laminated type chip varistor}

도 1은 본 발명의 제1 실시 형태에 따른 적층형 칩 바리스터의 단면 구성을 설명하는 도면이다.

도 2는 도 1의 적층형 칩 바리스터의 제조과정을 설명하기 위한 흐름도가다.

도 3은 도 1의 적층형 칩 바리스터의 제조과정을 설명하기 위한 도면이다.

도 4는 도 1의 적층형 칩 바리스터의 ZnO 입자 주변의 구성원소를 도시한 도면이다.

도 5는 본 발명의 제2 실시 형태에 따른 적층형 칩 바리스터의 단면 구성을 설명하는 도면이다.

도 6은 도 5의 적층형 칩 바리스터의 제조과정을 설명하기 위한 흐름도가다.

도 7은 도 5의 적층형 칩 바리스터의 제조과정을 설명하기 위한 도면이다.

도 8은 도 5의 적층형 칩 바리스터의 ZnO 입자 주변의 구성원소를 도시한 도면이다.

도 9는 실시예 1에 따른 소성실험의 결과를 나타낸 표이다.

도 10은 실시예 1에 따른 각종 산화물의 구성비의 측정결과를 도시한 도면이 다.

도 11은 소성온도와 당해 소성온도에서 생성되는 산화물과의 관계를 도시하는 그래프와 당해 소성온도 영역에서 ZnO 입자의 상태를 도시한 도면이다.

도 12는 실시예 2에 따른 각종 산화물의 구성비의 측정결과를 도시한 도면이다.

도 13은 바리스터 시료의 단면을 나타낸 SEM 사진이다.

본 발명은 바리스터의 제조방법에 관한 것이며, 특히 적층형 칩 바리스터의 제조방법에 관한 것이다.

종래, 당해 기술 분야에서의 바리스터의 제조방법은, 예를 들면, 일본 공개특허공보 제2002-246207호에 개시되어 있다. 당해 공보에는 바리스터 재료로서 Pr을 함유하는 바리스터가 개시되어 있다. 이러한 바리스터를 제작할 때의 소성공정에서는, 예를 들면, 1200℃ 정도의 높은 소성온도에서 소성을 하지 않으면 안된다. 이와 같이 높은 온도에서 소성하는 경우, 결정 입자의 과성장이나 소성로에 의한 손상 등의 각종 단점이 있다. 그래서 최근, 보다 낮은 온도에서의 소성을 할 수 있는 바리스터의 연구가 진행되고 있다.

단순히 바리스터의 소성온도를 지금까지의 온도보다 낮추는 것만으로는 전극층 사이를 흐르는 누전 전류(리크 전류)가 커지며 충분한 바리스터 특성을 얻는 것이 곤란하다.

그래서 본 발명은 상기한 과제를 해결하기 위해 이루어진 것이며, 저온 소성하는 경우라도, 충분한 바리스터 특성을 갖는 적층형 칩 바리스터를 제작할 수 있는 적층형 칩 바리스터의 제조방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 적층형 칩 바리스터의 제조방법은 Zn, Pr 및 Co를 함유하는 바리스터 재료를 준비하는 공정, Zn, B 및 Si를 함유하는 유리를 준비하는 공정, 바리스터 재료의 분체와 유리 분체를 혼합한 혼합 분체를 함유하는 시트를 형성하는 공정, 시트 위에 Pd 또는 Ag를 함유하는 전극 페이스트를 도포하는 공정, 전극 페이스트가 도포된 시트를 복수장 적층하여 적층체를 형성하는 공정 및 적층체를 소성하여 소성체를 형성하는 공정을 포함하고, 소성체의 입자계에 존재하는 Pr 및 Ag의 양이 소성체의 입자 내에 존재하는 Pr 및 Ag의 양보다 많은 것을 특징으로 한다.

이러한 적층형 칩 바리스터의 제조방법에서는 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용하므로 소성시의 소성온도의 감소가 발생한다. 또한, 이러한 제조방법에서는 적층체를 소성하여 수득된 소성체에서 ZnO를 주성분 으로 하는 입자의 입자계에 존재하는 Pr 및 Ag의 양이 이러한 입자 내에 존재하는 Pr 및 Ag의 양보다 많아지므로 입자계에서의 고저항화가 실현되어 낮은 소성온도에서도 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터가 수득된다.

본 발명에 따른 적층형 칩 바리스터의 제조방법은 Zn, Pr 및 Co를 함유하는 바리스터 재료를 준비하는 공정, Zn, B 및 Si를 함유하는 유리를 준비하는 공정, 바리스터 재료의 분체와 유리 분체를 혼합한 혼합 분체를 함유하는 시트를 형성하는 공정, 시트 위에 Ag를 함유하는 전극 페이스트를 도포하는 공정, 전극 페이스트가 도포된 시트를 복수장 적층하여 적층체를 형성하는 공정 및 적층체를 소성하여 소성체를 형성하는 공정을 포함하고, 소성체의 입자계에 존재하는 Pr 및 Ag의 양이 소성체의 입자 내에 존재하는 Pr 및 Ag의 양보다 많은 것을 특징으로 한다.

이러한 적층형 칩 바리스터의 제조방법에서는 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용하므로 소성시의 소성온도의 감소가 발생한다. 또한, 이러한 제조방법에서는 적층체를 소성하여 수득된 소성체에서 ZnO를 주성분으로 하는 입자의 입자계에 존재하는 Pr 및 Ag의 양이 이러한 입자 내에 존재하는 Pr 및 Ag의 양보다 많아지므로 입자계에서의 고저항화가 실현되어 낮은 소성온도에서도 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터가 수득된다.

또한, 적층체를 소성하는 소성온도가 800 내지 940℃인 것이 바람직하다. 이러한 범위가 낮은 소성온도에서 적층체를 소성하는 것이며, 높은 온도에서 소성하는 경우에의 각종 불량을 해소할 수 있는 바, 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터를 수득할 수 있다.

또한, 혼합 분체에서 유리 분체의 첨가량이 유리 분체를 제외한 혼합 분체에 대하여 0.5 내지 10중량%인 것이 바람직하다. 유리 분체의 첨가량이 이 범위이면 유리에 의한 소성온도의 저온화가 발현되며 또한, 입자계에서 Pr이 배출되는 사태를 피할 수 있다.

본 발명에 따른 적층형 칩 바리스터의 제조방법은 Zn, Pr, Co 및 Ag를 함유하는 바리스터 재료를 준비하는 공정, Zn, B 및 Si를 함유하는 유리를 준비하는 공정, 바리스터 재료의 분체와 유리 분체를 혼합한 혼합 분체를 함유하는 시트를 형성하는 공정, 시트 위에 Pd 또는 Ag-Pd를 함유하는 전극 페이스트를 도포하는 공정, 전극 페이스트가 도포된 시트를 복수장 적층하여 적층체를 형성하는 공정 및 적층체를 소성하여 소성체를 형성하는 공정을 포함하고, 소성체의 입자계에 존재하는 Pr 및 Ag의 양이 소성체의 입자 내에 존재하는 Pr 및 Ag의 양보다 많은 것을 특징으로 한다.

이러한 적층형 칩 바리스터의 제조방법에서는 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용하므로 소성시의 소성온도의 감소가 발생한다. 또한, 이러한 제조방법에서는 적층체를 소성하여 수득된 소성체에서 ZnO를 주성분으로 하는 입자의 입자계에 존재하는 Pr 및 Ag의 양이 이러한 입자 내에 존재하는 Pr 및 Ag의 양보다 많아지므로 입자계에서의 고저항화가 실현되어 낮은 소성온도에서도 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터가 수득된다.

또한, 적층체를 소성하는 소성온도가 850 내지 1100℃인 것이 바람직하다. 이러한 범위가 낮은 소성온도에서 적층체를 소성하는 것으로, 높은 온도에서 소성 하는 경우에 각종 불량을 해소할 수 있는 바, 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터를 수득할 수 있다.

또한, 혼합 분체에서 유리 분체의 첨가량이 유리 분체를 제외한 혼합 분체에 대하여 0.05 내지 7중량%인 것이 바람직하다. 유리 분체의 첨가량이 이 범위이면 유리에 의한 소성온도의 저온화가 발현되며 또한, 입자계에서 Pr이 배출되는 사태를 피할 수 있다.

본 발명에 따르면 저온 소성하는 경우라도, 충분한 바리스터 특성을 갖는 적층형 칩 바리스터를 제작할 수 있는 적층형 칩 바리스터의 제조방법이 제공된다.

적합한 실시예의 설명

이하, 첨부 도면을 참조하여 본 발명에 따른 적층형 칩 바리스터의 제조방법을 실시하는 데 있어서 최선이라고 생각되는 형태에 관해서 상세하게 설명한다. 또한, 동일 또는 동등한 요소에 관해서는 동일한 부호를 붙이며 설명이 중복되는 경우에는 이의 설명을 생략한다.

(제1 실시 형태)

우선, 도 1을 참조하여, 본 발명의 제1 실시 형태에 따른 적층형 칩 바리스터(1)의 구성을 설명한다. 도 1은 본 발명의 제1 실시 형태에 따른 적층형 칩 바리스터의 단면 구성을 도시한 도면이다.

적층형 칩 바리스터(1)는 도 1에 도시된 바와 같이 바리스터 소체(3)와 당해 바리스터 소체(3)에서 마주 보는 말단면에 각각 형성된 한 쌍의 외부 전극(5)을 구비하고 있다. 바리스터 소체(3)는 바리스터부(7)와 당해 바리스터부(7)를 끼우도록 배치되는 한 쌍의 외층부(9)를 가지며 바리스터부(7)와 한 쌍의 외층부(9)가 적층된 적층체로서 구성되어 있다. 바리스터 소체(3)는 직방체 형상을 가지며 예를 들면, 길이가 1.6mm로 설정되며, 폭이 0.8mm로 설정되고, 높이가 0.8mm로 설정되어 있다. 요컨대, 적층형 칩 바리스터(1)는 소위 1608 타입의 적층형 칩 바리스터로 되어 있다.

바리스터부(7)는 바리스터 특성을 발현하는 바리스터층(11)과 당해 바리스터층(11)을 끼우도록 배치된 한 쌍의 내부 전극(13)을 포함하고 있다. 바리스터부(7)에서는 바리스터층(11)과 내부 전극(13)이 교대로 적층되어 있다. 바리스터층(11)에서 한 쌍의 내부 전극(13)에 중첩되는 영역(11a)이 바리스터 특성을 발현하는 영역으로서 기능한다.

바리스터층(11)은 ZnO(산화아연)을 주성분으로서 포함하는 동시에 부성분으로서 희토류 금속 원소, Co, IIIb족 원소(B, A1, Ga, In), Si, Cr, Mo, 알칼리 금속 원소(K, Rb, Cs) 및 알칼리 토금속 원소(Mg, Ca, Sr, Ba) 등의 금속 단체나 이들의 산화물을 포함하는 소체로 이루어진다. 또한, 제1 실시 형태에서는 바리스터층(11)은 부성분으로서 Pr, Co, Cr, Ca, Si, K, Al 등을 포함하고 있다. 이에 따라 바리스터층(11)에서 한 쌍의 내부 전극(13)에 중첩되는 영역(11a)이 ZnO를 주성분으로 하는 동시에 Pr 및 Co를 포함하는 것으로 된다.

제1 실시 형태에서는 희토류 금속으로서, Pr을 사용하고 있다. Pr은 바리스 터 특성을 발현시키기 위한 재료로 된다. Pr을 사용하는 이유는 전압 비직선성이 우수하며 또한, 양산할 때에 특성 격차가 적기 때문이다. 바리스터층(11)에서 ZnO의 함유량은 특별히 한정되지 않지만, 바리스터층(11)을 구성하는 전체의 재료를 100질량%로 하는 경우에 통상적으로 99.8 내지 69.0질량%이다. 바리스터층(11)의 두께는 예를 들면, 5 내지 60μm 정도이다.

한 쌍의 내부 전극(13)은 각각의 한쪽 말단부가 바리스터 소체(3)에서 마주 보는 말단면에 교대로 노출되도록 대략 평행하게 설치되어 있다. 각 내부 전극(13)은 상기 각 한쪽 말단부에서 외부 전극(5)과 전기적으로 접속되어 있다. 이러한 내부 전극(13)은 전기전도재로서 Ag를 함유하고 있다. 내부 전극(13)에 함유되는 전기전도재는 Ag를 함유하면 양호하며 예를 들면, Ag-Pd 합금 등일 수 있다. 이러한 내부 전극(13)의 두께는 예를 들면, 0.5 내지 5μm 정도이다.

외층부(9)는 바리스터층(11)과 동일하게 ZnO를 주성분으로서 포함하는 동시에 부성분으로서 희토류 금속 원소, Co, IIIb족 원소(B, Al, Ga, In), Si, Cr, Mo, 알칼리 금속 원소(K, Rb, Cs) 및 알칼리 토금속 원소(Mg, Ca, Sr, Ba) 등의 금속 단체나 이들의 산화물을 포함하는 소체로 이루어진다. 제1 실시 형태에서 외층부(9)는 부성분으로서 Pr, Co, Cr, Ca, Si, K, Al 등을 포함하고 있다. 이에 따라 외층부(9)가 ZnO를 주성분으로 하는 동시에 Pr 및 Co를 포함하는 것으로 된다. 외층부(9)의 두께는 예를 들면, 0.10 내지 0.38mm 정도이다.

외부 전극(5)은 바리스터 소체(3)의 양단면을 피복하도록 설치되어 있다. 한 쌍의 외부 전극(5)은 제1 전극층(5a) 및 제2 전극층(5b)을 각각 갖고 있다. 제 1 전극층(5a)은 바리스터 소체(3)의 외표면에 형성되어 있다. 제1 전극층(5a)은 하기하는 바와 같이 전기전도성 페이스트가 소성됨으로써 형성되어 있다.

제2 전극층(5b)은 제1 전극층(5a) 위에 도금법에 의해 형성되어 있다. 제1 실시 형태에서 제2 전극층(5b)은 제1 전극층(5a) 위에 Ni 도금에 의해 형성된 Ni 도금층과 당해 Ni 도금층 위에 Sn 도금에 의해 형성된 Sn 도금층을 포함하고 있다. 제2 전극층(5b)은 주로 적층형 칩 바리스터(1)를 땜납 리플로우에 의해 외부 기판 등에 실장할 때에 땜납 내침해성 및 납땜성을 향상시키는 것을 목적으로서 형성되는 것이다.

제2 전극층(5b)은 땜납 내침해성 및 납땜성을 향상시킬 목적이 달성되는 한, 반드시 상기한 재료의 조합에 한정되지 않는다. 도금층을 구성할 수 있는 기타 재료로서는 예를 들면, Sn-Pb 합금 등을 들 수 있으며 상기한 Ni나 Sn과 조합하여 사용해도 적절하다. 또한, 도금층은 반드시 2층 구조에 한정되는 것이 아니며 1층 또는 3층 이상의 구조를 갖는 것일 수 있다.

계속해서, 도 1 내지 도 3을 참조하여, 상기한 구성을 갖는 적층형 칩 바리스터(1)의 제조과정에 관해서 설명한다. 도 2는 제1 실시 형태에 따른 적층형 칩 바리스터의 제조과정을 설명하기 위한 흐름도가다. 도 3은 제1 실시 형태에 따른 적층형 칩 바리스터의 제조과정을 설명하기 위한 도면이다.

우선, 바리스터 재료로서 Zn, Pr 및 Co, Cr, Ca, Si, K 및 Al의 금속 또는 산화물 등의 미량 첨가물을 준비한다. 또한, Zn, B 및 Si를 함유하는 유리를 준비한다(단계 S10).

다음에 상기 바리스터 재료를 소정의 비율로 되도록 각각 칭량한 후, 각 재료를 혼합 분쇄하여 바리스터 재료의 분체를 준비한다. 또한, 유리 분체도 준비한다. 그리고, 바리스터 재료의 분체와 유리 분체를 소정의 비율로 되도록 혼합하여 혼합 분체를 조제한다(단계 S12).

다음에 수득된 혼합 분체에 유기 결합제, 유기용제, 유기 가소제 등을 가하며, 볼 밀 등을 사용하여 20시간 정도 혼합·분쇄를 실시하여 슬러리를 수득한다. 이러한 슬러리를 닥터 블레이드(Doctor Blade)법 등의 공지된 방법에 따라 예를 들면, 폴리에틸렌 테레프탈레이트로 이루어진 필름 위에 도포한 후, 건조하여 두께 3Oμm 정도의 막을 형성한다. 이와 같이 수득된 막을 필름으로부터 박리하여 미가공 시트를 수득한다(단계 S14).

다음에 수득된 미가공 시트 위의 내부 전극(13)에 대응하는 영역에 전극 페이스트를 도포한다(단계 S16). 전극 페이스트는 Ag를 주성분으로 하는 금속 분말, 유기 결합제 및 유기용제를 혼합한 전기전도성 페이스트이며, 미가공 시트 위에 스크린 인쇄 등의 인쇄법으로 인쇄한다.

다음에 미가공 시트 위에 도포한 전극 페이스트를 건조시킨 다음, 동일하게 하여 준비한 미가공 시트를 중첩시켜 시트 적층체를 형성한다(단계 S18). 또한, 수득된 시트 적층체를 칩 단위로 절단하여, 분할된 복수의 적층체(LS1)(도 3 참조)를 수득한다(단계 S20). 수득된 적층체(LS1)에서는 전극 부분(EL1)이 형성되어 있지 않은 복수장의 미가공 시트(GS1), 전극 부분(EL1)이 형성된 미가공 시트(GS2), 전극 부분(EL1)이 형성되어 있지 않은 복수장의 미가공 시트(GS1), 전극 부분(EL1) 이 형성된 미가공 시트(GS3), 전극 부분(EL1)이 형성되어 있지 않은 복수장의 미가공 시트(GS1)의 순서로, 이들 미가공 시트(GS1) 내지 (S3)이 적층되어 있다. 또한, 미가공 시트(GS2)와 미가공 시트(GS3) 사이에 반드시 전극 부분(EL1)이 형성되어 있지 않은 미가공 시트(GS1)를 적층할 필요는 없다.

다음에 적층체(LS1)에 180 내지 400℃, 0.5 내지 24시간 정도의 가열처리를 실시하여 탈 결합제를 적용한 다음, 다시 800 내지 940℃, 0.5 내지 5시간 정도의 소성처리를 실시하며(단계 S22), 소성체인 바리스터 소체(3)를 수득한다. 이러한 소성에 의해 적층체(LS1)에서 전극 부분(EL1) 사이의 미가공 시트(GS1), (S3)은 바리스터층(11)으로 되며, 전극 부분(EL1)은 내부 전극(13)으로 된다. 또한, 이상의 소성처리는 농도 20 내지 100%의 O₂ 환경에서 실시하는 것이 바람직하며 보다 바람직하게는 50 내지 100%의 농도로 실시하는 것이 바람직하다. 이와 같이 O₂ 환경에서 소성을 실시하는 경우, 입자계 근방에 O₂ 흡착이 일어나므로 바리스터 특성의 향상, 누전 전류의 저하가 발생한다.

다음에 수득된 소성체의 외표면에 외부 전극(5)(제1 전극층(5a))용의 전기전도성 페이스트를 부여한다. 여기서는 적층체(LS1)의 양단부에 한 쌍의 전극 부분(EL1)의 각각에 접하도록, 전기전도성 페이스트를 도포하여, 건조시킨다. 다시 500 내지 850℃에서 열처리를 한다.

다음에 외부 전극(5)의 제1 전극층(5a) 위에 Ni 도금층 및 Sn 도금층을 순차적으로 적층하여, 제2 전극층(5b)을 형성한다. 이와 같이 적층형 칩 바리스터(1) 가 수득된다. Ni 도금은 Ni 도금욕(예: 와트욕)을 사용하는 바렐 도금법으로 실시할 수 있다. Sn 도금은 Sn 도금욕(예: 중성 Sn 도금욕)을 사용하는 바렐(Barrel) 도금법으로 실시할 수 있다. 또한, 소성 후에 바리스터 소체(3)의 표면에서 알칼리 금속(예: Li, Na 등)을 확산시킬 수 있다.

이상에서 설명한 바와 같이 적층형 칩 바리스터(1)의 제조방법에서는 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용한다. 이에 따라 소성시의 소성온도의 감소가 발생한다. 즉, 바리스터 재료의 분체에 유리 분체를 혼합시키지 않는 경우에는 1200 내지 1400℃ 정도의 고온에서 적층체(LS1)를 소성하는 것이 필요하지만, 유리 분체를 혼합시킨 경우에는 800 내지 940℃의 저온에서 적층체(LS1)를 충분하게 소성할 수 있게 된다.

추가하여, 이러한 제조방법을 사용하면 적층체(LS1)를 소성하여 수득된 소성체에서 도 4에 도시하는 바와 같이 ZnO를 주성분으로 하는 입자의 입자계에 존재하는 Pr 및 Ag의 양이 이러한 입자 내에 존재하는 Pr 및 Ag의 양보다 많아진다. 그 결과 입자계 중에 균일하게 존재하는 Pr이 입자계에서의 저항치를 높이는 동시에 Ag가 Pr의 균일 분산을 촉진시키므로 충분한 바리스터 특성이 수득되는 것을 발명자 등은 새롭게 찾아냈다.

따라서, 이상에서 설명한 적층형 칩 바리스터(1)의 제조방법에서는 낮은 소성온도에서도, 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터가 수득될 수 있다.

(제2 실시 형태)

아래의 도 5를 참조하여, 본 발명의 제2 실시 형태에 따른 적층형 칩 바리스터(101)의 구성을 설명한다. 도 5는 본 발명의 제2 실시 형태에 따른 적층형 칩 바리스터의 단면 구성을 도시한 도면이다.

적층형 칩 바리스터(101)는 도 5에 도시된 바와 같이 바리스터 소체(103)와 당해 바리스터 소체(103)에서 마주 보는 말단면에 각각 형성된 한 쌍의 외부 전극(105)을 구비하고 있다. 바리스터 소체(103)는 바리스터부(107)와 당해 바리스터부(107)를 끼우도록 배치되는 한 쌍의 외층부(109)를 가지며 바리스터부(107)와 한 쌍의 외층부(109)가 적층된 적층체로서 구성되어 있다. 바리스터 소체(103)는 직방체 형상을 가지며 예를 들면, 길이가 1.6mm로 설정되며, 폭이 0.8mm로 설정되고, 높이가 0.8mm로 설정되어 있다. 요컨대, 적층형 칩 바리스터(101)는 소위 1608 타입의 적층형 칩 바리스터로 되어 있다.

바리스터부(107)는 바리스터 특성을 발현하는 바리스터층(111)과 당해 바리스터층(111)을 끼우도록 배치된 한 쌍의 내부 전극(113)을 포함하고 있다. 바리스터부(107)에서는 바리스터층(111)과 내부 전극(113)이 교대로 적층되어 있다. 바리스터층(111)에서 한 쌍의 내부 전극(113)에 중첩되는 영역(111a)이 바리스터 특성을 발현하는 영역으로서 기능한다.

바리스터층(111)은 ZnO(산화아연)을 주성분으로서 함유하는 동시에 부성분으로서 희토류 금속 원소, Co, IIIb족 원소(B, A1, Ga, In), Si, Cr, Mo, Ag, 알칼리 금속 원소(K, Rb, Cs) 및 알칼리 토금속 원소(Mg, Ca, Sr, Ba) 등의 금속 단체나 이들의 산화물을 포함하는 소체로 이루어진다. 또한, 제2 실시 형태에서 바리스터층(111)은 부성분으로서 Pr, Co, Ag, Cr, Ca, Si, K, Al 등을 포함하고 있다. 이에 따라 바리스터층(111)에서 한 쌍의 내부 전극(113)에 중첩되는 영역(111a)이 ZnO를 주성분으로 하는 동시에 Pr, Co 및 Ag를 함유하는 것으로 된다.

제2 실시 형태에서는 희토류 금속으로서, Pr을 사용하고 있다. Pr은 바리스터 특성을 발현시키기 위한 재료이다. Pr을 사용하는 이유는 전압 비직선성이 우수하며 또한, 양산할 때에 특성 격차가 적기 때문이다. 바리스터층(111)에서 ZnO의 함유량은 특별히 한정되지 않지만, 바리스터층(111)을 구성하는 전체의 재료를 100질량%로 하는 경우에 통상적으로 99.8 내지 69.0질량%이다. 바리스터층(111)의 두께는 예를 들면, 5 내지 60μm 정도이다.

한 쌍의 내부 전극(113)은 각각의 한쪽 말단부가 바리스터 소체(103)에서 마주 보는 말단면에 교대로 노출되도록 대략 평행하게 설치되어 있다. 각 내부 전극(113)은 상기 각 한쪽 말단부에서 외부 전극(105)과 전기적으로 접속되어 있다. 이러한 내부 전극(113)은 전기전도재로서 Pd를 포함하고 있다. 내부 전극(113)에 함유되는 전기전도재는 Pd를 함유하고 있으면 양호하며 예를 들면, Ag-Pd 합금 등일 수 있다. 이러한 내부 전극(113)의 두께는 예를 들면, 0.5 내지 5μm 정도이다.

외층부(109)는 바리스터층(111)과 동일하게 ZnO를 주성분으로서 함유하는 동시에 부성분으로서 희토류 금속 원소, Co, IIIb족 원소(B, A1, Ga, In), Si, Cr, Mo, Ag, 알칼리 금속 원소(K, Rb, Cs) 및 알칼리 토금속 원소(Mg, Ca, Sr, Ba) 등 의 금속 단체나 이들의 산화물을 포함하는 소체로 이루어진다. 제2 실시 형태에서 외층부(109)는 부성분으로서 Pr, Co, Cr, Ag, Ca, Si, K, Al 등을 포함하고 있다. 이에 따라 외층부(109)가 ZnO를 주성분으로 하는 동시에 Pr, Co 및 Ag를 함유하는 것으로 된다. 외층부(109)의 두께는 예를 들면, 0.10 내지 0.38mm 정도이다.

외부 전극(105)은 바리스터 소체(103)의 양단면을 피복하도록 설치되어 있다. 한 쌍의 외부 전극(105)은 제1 전극층(105a) 및 제2 전극층(105b)을 각각 갖고 있다. 제1 전극층(105a)은 바리스터 소체(103)의 외표면에 형성되어 있다. 제1 전극층(105a)은 하기하는 바와 같이 전기전도성 페이스트가 소성됨으로써 형성되어 있다.

제2 전극층(105b)은 제1 전극층(105a) 위에 도금법에 의해 형성되어 있다. 제2 실시 형태에서 제2 전극층(105b)은 제1 전극층(105a) 위에 Ni 도금에 의해 형성된 Ni 도금층과 당해 Ni 도금층 위에 Sn 도금에 의해 형성된 Sn 도금층을 포함하고 있다. 제2 전극층(105b)은 주로 적층형 칩 바리스터(101)를 땜납 리플로우에 의해 외부 기판 등에 실장할 때에 땜납 내침해성 및 납땜성을 향상시키는 것을 목적으로서 형성되는 것이다.

제2 전극층(105b)은 땜납 내침해성 및 납땜성을 향상시킬 목적이 달성되는 한, 반드시 상기한 재료의 조합에 한정되지 않는다. 도금층을 구성할 수 있는 기타 재료로서는 예를 들면, Sn-Pb 합금 등을 들 수 있으며 상기한 Ni나 Sn과 조합하여 사용해도 적절하다. 또한, 도금층은 반드시 2층 구조에 한정되는 것이 아니며 1층 또는 3층 이상의 구조를 갖는 것일 수 있다.

계속해서, 도 5 내지 도 7을 참조하여, 상기한 구성을 갖는 적층형 칩 바리스터(101)의 제조과정에 관해서 설명한다. 도 6은 제2 실시 형태에 따른 적층형 칩 바리스터의 제조과정을 설명하기 위한 흐름도가다. 도 7은 제2 실시 형태에 따른 적층형 칩 바리스터의 제조과정을 설명하기 위한 도면이다.

우선, 바리스터 재료로서, Zn, Pr 및 Co, Cr, Ag, Ca, Si, K 및 Al의 금속 또는 산화물 등의 미량 첨가물을 준비한다. 또한, Zn, B 및 Si를 함유하는 유리를 준비한다(단계 S110).

다음에 상기 바리스터 재료를 소정의 비율로 되도록 각각 칭량한 다음, 각 재료를 혼합 분쇄하여 바리스터 재료의 분체를 준비한다. 또한, 유리 분체도 준비한다. 그리고, 바리스터 재료의 분체와 유리 분체를 소정의 비율로 되도록 혼합하여 혼합 분체를 조합한다(단계 S112).

다음에 수득된 혼합 분체에 유기 결합제, 유기용제, 유기 가소제 등을 가하며, 볼 밀 등을 사용하여 20시간 정도 혼합·분쇄를 실시하여 슬러리를 수득한다. 이러한 슬러리를 닥터 블레이드법 등의 공지된 방법에 따라 예를 들면, 폴리에틸렌테레프탈레이트로 이루어진 필름 위에 도포한 후, 건조하여 두께 30μm 정도의 막을 형성한다. 이와 같이 수득된 막을 필름으로부터 박리하여 미가공 시트를 수득한다(단계 S114).

다음에 수득된 미가공 시트 위의 내부 전극(113)에 대응하는 영역에 전극 페이스트를 도포한다(단계 S116). 전극 페이스트는 Pd를 주성분으로 하는 금속 분말, 유기 결합제 및 유기용제를 혼합한 전기전도성 페이스트이며, 미가공 시트 위 에 스크린 인쇄 등의 인쇄법으로 인쇄한다.

다음에 미가공 시트 위에 도포한 전극 페이스트를 건조시킨 다음, 동일하게 하여 준비한 미가공 시트를 중첩시켜 시트 적층체를 형성한다(단계S118). 또한, 수득된 시트 적층체를 칩 단위로 절단하여, 분할된 복수의 적층체(LS1)(도 7 참조)를 수득한다(단계 S120). 수득된 적층체(LS1)에서는 전극 부분(EL1)이 형성되어 있지 않은 복수장의 미가공 시트(GS1), 전극 부분(EL1)이 형성된 미가공 시트(GS2), 전극 부분(EL1)이 형성되어 있지 않은 복수장의 미가공 시트(GS1), 전극 부분(EL1)이 형성된 미가공 시트(GS3), 전극 부분(EL1)이 형성되어 있지 않은 복수장의 미가공 시트(GS1)의 순서로, 이들 미가공 시트(GS1) 내지 S3이 적층되어 있다. 또한, 미가공 시트(GS2)와 미가공 시트(GS3) 사이에 반드시 전극 부분(EL1)이 형성되어 있지 않은 미가공 시트(GS1)를 적층할 필요는 없다.

다음에 적층체(LS1)에 180 내지 400℃, 0.5 내지 24시간 정도의 가열처리를 실시하여 탈 결합제를 적용한 다음, 다시 850 내지 1100℃, 0.5 내지 5시간 정도의 소성처리를 실시하며(단계 S122), 소성체인 바리스터 소체(103)를 수득한다. 이러한 소성에 의해 적층체(LS1)에서 전극 부분(EL1) 사이의 미가공 시트(GS1), S3은 바리스터층(111)으로 되며, 전극 부분(EL1)은 내부 전극(113)으로 된다. 또한, 이상의 소성처리는 농도 20 내지 100%의 O₂ 환경에서 실시하는 것이 바람직하며 보다 바람직하게는 50 내지 10O%의 농도로 실시하는 것이 바람직하다. 이와 같이 O₂ 환경에서 소성을 실시하는 경우 입자계 근방에 O₂ 흡착이 일어나므로 바리스터 특성의 향상, 누전 전류의 저하가 발생한다.

다음에 수득된 소성체의 외표면에 외부 전극(105)[제1 전극층(105a)]용의 전기전도성 페이스트를 부여한다. 여기서는 적층체(LS1)의 양단부에 한 쌍의 전극 부분(EL1)의 각각에 접하도록, 전기전도성 페이스트를 도포하여, 건조시킨다. 다시 500 내지 850℃에서 열처리를 실시한다.

다음에 외부 전극(105)의 제1 전극층(105a) 위에 Ni 도금층 및 Sn 도금층을 순차적으로 적층하여, 제2 전극층(105b)을 형성한다. 이와 같이 하여 적층형 칩 바리스터(101)가 수득된다. Ni 도금은 Ni 도금욕(예: 와트욕)을 사용하는 바렐 도금법으로 실시할 수 있다. Sn 도금은 Sn 도금욕(예: 중성 Sn 도금욕)을 사용하는 바렐 도금법으로 실시할 수 있다. 또한, 소성후에 바리스터 소체(103)의 표면에서 알칼리 금속(예: Li, Na 등)을 확산시킬 수 있다.

이상에서 설명한 바와 같이 적층형 칩 바리스터(101)의 제조방법에서는 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용한다. 이에 따라 소성시의 소성온도의 감소가 발생한다. 즉, 바리스터 재료의 분체에 유리 분체를 혼합시키지 않는 경우에는 1200 내지 1400℃ 정도의 고온에서 적층체(LS1)를 소성하는 것이 필요하지만, 유리 분체를 혼합시킨 경우에는 850 내지 1100℃의 저온에서 적층체(LS1)를 충분하게 소성할 수 있다.

추가하여, 이러한 제조방법을 사용하면 적층체(LS1)를 소성하여 수득된 소성체에서 도 8에 도시된 바와 같이 ZnO를 주성분으로 하는 입자의 입자계에 존재하는 Pr 및 Ag의 양이 이러한 입자 내에 존재하는 Pr 및 Ag의 양보다 많아진다. 그 결 과 입자계 중에 균일하게 존재하는 Pr이 입자계에서의 저항치를 높이는 동시에 Ag가 Pr의 균일 분산을 촉진시키므로 충분한 바리스터 특성이 수득되는 것을 발명자 등은 새롭게 찾아냈다.

또한, 바리스터 재료에 Ag를 함유시키는 것으로, 입자계에 존재하는 Ag의 양이 효과적으로 증가하여, 바리스터 특성의 향상이 도모되고 있다. 또한, 발명자 등은 바리스터 재료에 Ag를 함유시키는 것으로, 공극(빈 구멍)의 발생이 억제되어 세라믹 조직이 치밀하게 되며 그 결과 소성온도의 감소가 실현되는 것을 새롭게 찾아냈다.

따라서, 이상에서 설명한 적층형 칩 바리스터(101)의 제조방법에서는 낮은 소성온도에서도, 실용상 충분한 바리스터 특성을 갖는 적층형 칩 바리스터가 수득될 수 있다.

이하, 본 발명의 효율을 보다 한층 명백한 것으로 하기 위해 실시예를 기재한다.

실시예 1

발명자 등은 상기 혼합 분말을 사용하여 제작한 적층형 칩 바리스터(#1)와 이러한 혼합 분말 대신에 바리스터 재료의 분체만을 사용하여 제작한 적층형 칩 바리스터(#2)와의 2종류의 바리스터 시료를 준비하며, 양쪽 바리스터 시료에 관해서 소성실험을 실시했다. 적층형 칩 바리스터(#1)는 보다 구체적으로는 혼합 분체에서 유리 분체의 첨가량이 유리 분체를 제외한 혼합 분체에 대하여 3중량%로 되어 있다.

소성실험에서는 6개의 상이한 소성온도(1300℃, 1200℃, 1150℃, 1050℃, 950℃, 900℃)를 사용하여 상기한 적층체(LS1)와 동일한 적층체를 소성하며, 미가공 시트의 소성 상황을 조사한다. 그 결과는 도 9의 표에 기재된 바와 같다.

즉, 적층형 칩 바리스터(#1)(도 9의 표의 「유리 3%」에 대응)에서는 950℃ 이하의 온도에서, 미가공 시트가 충분한 소성이 되고 있다. 한편, 적층형 칩 바리스터(#2)(도 9의 표의 「유리 0%」에 대응)에서는 1150 내지 1300℃의 고온 소성에서는 충분한 미가공 시트의 소성이 되고 있지만, 1050℃ 이하의 소성온도에서는 충분한 소성을 할 수 없다.

이상의 소성실험에 의해 바리스터 재료의 분체에 유리 분체를 혼합시킨 혼합 분체를 사용하는 것으로, 적층체의 소성온도를 감소할 수 있는 것이 확인된다.

또한, 약 1000℃ 이하의 소성온도에서는 Ag로 구성된 내부 전극을 채용할 수 있다. 따라서 저온에서 충분한 소성을 할 수 있는 적층형 칩 바리스터(#1)에서는 Pd 등의 내열 금속보다 비용이 낮은 Ag를 채용할 수 있으므로 제조비용의 감소를 실현할 수 있다.

또한, 발명자 등은 상기한 적층형 칩 바리스터(#1)에 관해서, 입자 내나 입자계, 삼중점 등의 영역에서 각종 산화물의 구성 비율을 측정하여, 도 10에 도시된 바와 같은 결과 얻는다. 이 결과로부터, Ag 및 Pr의 산화물 환산량에서 ZnO 내와 비교하여, 2입자 경계(본 발명에서 입자계)에서 구성 비율이 10배 이상 상이하다. 즉, 이러한 적층형 칩 바리스터에서는 입자계에 존재하는 Pr 및 Ag의 양이 ZnO 입 자 내에 존재하는 Pr 및 Ag의 양보다 10배 이상 많게 되어 있다고 할 수 있다. 이와 같이 입자계에 존재하는 Pr 및 Ag가 많아지므로 입자계에서의 저항치가 증가하여, 내부 전극간을 흐르는 누전 전류가 억제되고, 높은 바리스터 특성을 갖는 적층형 칩 바리스터가 수득되는 것으로 생각된다.

또한, 발명자 등은 상기한 적층형 칩 바리스터(#1)를 소성하는 소성온도와 당해 소성온도에서 생성되는 산화물과의 관계에 관해 조사한 바, 도 11에 도시된 바와 같은 결과를 얻었다. 여기서, 도 11의 그래프의 횡축은 소성온도를 나타내고 있으며 종축은 임의 강도 또는 바리스터 전압을 나타내고 있다.

도 11의 그래프로부터 명백한 바와 같이 바리스터 전압(V1mA)은 940℃를 경계로 하여 급격하게 변화되고 있으며 940℃ 이하의 소성온도에서 소성을 하는 것으로 충분한 바리스터 특성을 수득할 수 있는 것을 알았다. 이러한 940℃ 부근의 온도 영역에서는 ZnO의 입자 직경은 비교적 작으며 입자계에는 Pr이 균일하게 존재하고 있다.

소성온도가 940℃보다 서서히 높아지게 되면 ZnO의 입자계 삼중점 등에 편석하는 PrBO₃의 양이 점차로 증가하고 있다. 이러한 PrBO₃은 입자계에 균일하게 존재하는 Pr을 흡수하도록 작용하므로 바리스터 전압의 저하 등의 바리스터 특성을 현저하게 저하시켜 버린다. 또한, 소성온도가 940℃에서 높아짐에 따라 ZnO의 입자 직경도 확대되고 있다.

또한, 소성온도가 1000℃를 초과하게 되면 ZnO의 입자 직경은 더욱 커진다. 그렇게 하면, ZnO의 입자계의 폭이 작아지며 입자계에서 배출되도록 Pr이 이동되는 동시에 ZnO의 한 변의 길이가 길어져서 입자계에 존재하는 Pr의 밀도가 저하되며, 바리스터 전압의 새로운 저하가 초래된다.

이상의 결과로부터, Pr을 ZnO의 입자계에 균일하게 존재시켜 높은 바리스터 특성을 얻기 위해서는 바리스터의 소성온도는 940℃ 이하인 것이 바람직하며, 확실한 소성을 실시할 수 있는 점에서 800℃ 이상인 것이 바람직하다. 그리고, 이 범위의 낮은 소성온도에서 바리스터를 소성하는 것으로, 높은 온도에서 소성하는 경우에 결정 입자의 과성장이나 소성로에서의 손상이라는 각종 불량을 해소할 수 있는 바, 실용상 충분한 바리스터 특성을 갖는 바리스터를 수득할 수 있다.

또한, 혼합 분체에서 유리 분체의 첨가량은 상기한 3중량%에 한하지 않으며 유리 분체를 제외한 혼합 분체에 대하여 0.5 내지 10중량%이면 양호하다. 유리의 첨가량이 0.5중량%보다 낮으면 유리에 의한 소성온도의 저온화가 달성되지 아니하며, 유리의 첨가량이 10중량%를 초과하면 입자계에서 Pr이 배출되는 경우가 있기 때문이다.

(실시예2)

발명자 등은 상기 바리스터 재료를 사용하여 제작한 적층형 칩 바리스터(#1) 및 (#2), 및 바리스터 재료에 Ag가 포함되지 않은 바리스터 재료를 사용하여 제작한 적층형 칩 바리스터(#3)의 3종류의 바리스터 시료를 준비한다. 적층형 칩 바리스터(#1)와 적층형 칩 바리스터(#2)는 바리스터 재료에 대한 Ag 첨가량만이 상이하며 적층형 칩 바리스터(#1)는 2.5중량%, 적층형 칩 바리스터(#2)는 0.5중량%로 한다. 또한, 적층형 칩 바리스터(#1) 내지 (#3)은 혼합 분체에서 유리 분체의 첨가 량이 유리 분체를 제외한 혼합 분체에 대하여 3중량%로 되어 있다.

발명자 등은 상기한 적층형 칩 바리스터(#1) 내지 (#3)에 관해서, ZnO 입자 내 및 2입자 경계의 영역에서 각종 산화물의 구성 비율을 측정하여, 도 12에 도시된 바와 같은 결과를 얻었다. 이 결과로부터, 적층형 칩 바리스터(#1) 및 (#2)에 관해서는 Ag 및 Pr의 산화물 환산량에서 ZnO 입자 내와 비교하여, 2입자 경계(본 발명에서 입자계)에서 구성 비율이 10배 이상 상이하다. 즉, 이들 적층형 칩 바리스터(#1), (#2)에서는 입자계에 존재하는 Pr 및 Ag의 양이 ZnO 입자 내에 존재하는 Pr 및 Ag의 양보다 10배 이상 많아지고 있다고 할 수 있다. 이와 같이 입자계에 존재하는 Pr 및 Ag가 많아지므로 입자계에서의 저항치가 증가하며, 내부 전극간을 흐르는 누전 전류가 억제되어, 높은 바리스터 특성을 갖는 적층형 칩 바리스터가 수득되는 것으로 생각된다.

한편, 바리스터 재료에 Ag가 함유되어 있지 않은 적층형 칩 바리스터(#3)에 관해서는 Pr의 산화물 환산량은 ZnO 입자 내와 비교하여 2입자 경계에서 구성 비율이 10배 이상 상이하지만, Ag의 산화물 환산량은 ZnO 입자 내와 2입자 경계에서 이의 구성 비율은 거의 변하지 않는다. 즉, 바리스터 재료에 Ag를 함유하고 있지 않은 경우에는 입자계에 존재하는 Ag의 양과 ZnO 입자 내에 존재하는 Ag의 양이 거의 변하지 않으며 입자계에서 저항치 증가의 효과가 별로 얻어지지 않는 것으로 생각된다.

이상에서 설명한 바와 같이 바리스터 재료로서 Ag를 사용하는 것으로, 입자계에 존재하는 Ag의 양이 효과적으로 증가하며, 바리스터 특성의 향상에 기여하는 것이 확인된다. 또한, Ag의 첨가량은 특별히 제한되지 않지만, 바리스터 재료의 0.02 내지 2.5중량% 정도가 적절하다. 발명자 등은 Ag의 첨가량을 변경한 바리스터 시료의 단면을 SEM에서 관찰한 바, Ag의 첨가량이 증가하는 것에 따라 공극이 적어지는 것을 알았다. 도 13은 1050℃에서 소성하는 바리스터 시료의 단면 사진(배율 3000배)이다. 도 13(a)에 나타낸 Ag를 첨가하지 않는 시료와 비교하여, 도 13(b)에 나타낸 Ag를 0.2중량% 첨가한 시료, 도 13(c)에 나타낸 Ag를 2.5중량% 첨가한 시료와 점차로 공극이 적어지며, 세라믹 조직이 치밀하게 되어 있는 것을 알았다. 이와 같이 세라믹 조직이 치밀하게 되므로 Ag의 첨가량이 증가함에 따라 소성온도가 감소된다.

또한, 높은 바리스터 특성을 얻기 위해서는 바리스터의 소성온도는 1100℃ 이하인 것이 바람직하며 확실한 소성을 할 수 있는 점에서 850℃ 이상인 것이 바람직하다. 그리고, 이 범위가 낮은 소성온도에서 바리스터를 소성하는 것으로, 높은 온도에서 소성하는 경우에 결정 입자의 과성장이나 소성로에서의 손상이라는 각종 불량을 해소할 수 있는 바, 실용상 충분한 바리스터 특성을 갖는 바리스터를 수득할 수 있다.

또한, 혼합 분체에서 유리 분체의 첨가량은 상기한 3중량%에 한하지 않으며 유리 분체를 제외한 혼합 분체에 대하여 0.05 내지 7중량%이면 양호하다. 유리의 첨가량이 0.05중량%보다 낮으면 유리와 Ag에 의한 소성온도의 저온화가 달성되지 아니하며, 유리의 첨가량이 7중량%를 초과하면 입자계에서 Pr이 배출되는 경우가 있기 때문이다.

본 발명에 따르는 적층형 칩 바리스터의 제조방법에 의해, 저온 소성하는 경우라도, 충분한 바리스터 특성을 갖는 적층형 칩 바리스터를 제작할 수 있다.

Claims (7)

1. Zn, Pr 및 Co를 함유하는 바리스터 재료를 준비하는 공정,

   Zn, B 및 Si를 함유하는 유리를 준비하는 공정,

   바리스터 재료의 분체와 유리 분체를 혼합한 혼합 분체를 함유하는 시트를 형성하는 공정,

   시트 위에 Pd 또는 Ag를 함유하는 전극 페이스트를 도포하는 공정,

   전극 페이스트가 도포된 시트를 복수장 적층하여 적층체를 형성하는 공정 및

   적층체를 소성하여 소성체를 형성하는 공정을 포함하고,

   소성체의 입자계에 존재하는 Pr 및 Ag의 양이 소성체의 입자 내에 존재하는 Pr 및 Ag의 양보다 많고,

   혼합 분체에서 유리 분체의 첨가량이 유리 분체를 제외한 혼합 분체에 대하여 0.5 내지 10중량%인, 적층형 칩 바리스터의 제조방법.
2. Zn, Pr 및 Co를 함유하는 바리스터 재료를 준비하는 공정,

   Zn, B 및 Si를 함유하는 유리를 준비하는 공정,

   바리스터 재료의 분체와 유리 분체를 혼합한 혼합 분체를 함유하는 시트를 형성하는 공정,

   시트 위에 Ag를 함유하는 전극 페이스트를 도포하는 공정,

   전극 페이스트가 도포된 시트를 복수장 적층하여 적층체를 형성하는 공정 및

   적층체를 소성하여 소성체를 형성하는 공정을 포함하고,

   소성체의 입자계에 존재하는 Pr 및 Ag의 양이 소성체의 입자 내에 존재하는 Pr 및 Ag의 양보다 많고,

   혼합 분체에서 유리 분체의 첨가량이 유리 분체를 제외한 혼합 분체에 대하여 0.5 내지 10중량%인, 적층형 칩 바리스터의 제조방법.
3. 제2항에 있어서, 적층체를 소성하는 소성온도가 800 내지 940℃인, 적층형 칩 바리스터의 제조방법.
4. 삭제
5. Zn, Pr, Co 및 Ag를 함유하는 바리스터 재료를 준비하는 공정,

   Zn, B 및 Si를 함유하는 유리를 준비하는 공정,

   바리스터 재료의 분체와 유리 분체를 혼합한 혼합 분체를 함유하는 시트를 형성하는 공정,

   시트 위에 Pd 또는 Ag-Pd를 함유하는 전극 페이스트를 도포하는 공정,

   전극 페이스트가 도포된 시트를 복수장 적층하여 적층체를 형성하는 공정 및

   적층체를 소성하여 소성체를 형성하는 공정을 포함하고,

   소성체의 입자계에 존재하는 Pr 및 Ag의 양이 소성체의 입자 내에 존재하는 Pr 및 Ag의 양보다 많은, 적층형 칩 바리스터의 제조방법.
6. 제5항에 있어서, 적층체를 소성하는 소성온도가 850 내지 1100℃인, 적층형 칩 바리스터의 제조방법.
7. 제5항 또는 제6항에 있어서, 혼합 분체에서 유리 분체의 첨가량이 유리 분체를 제외한 혼합 분체에 대하여 0.05 내지 7중량%인, 적층형 칩 바리스터의 제조방법.

Images