KR100709913B1 - 적층형 칩 배리스터, 이의 제조방법 및 적층형 소자 - Google Patents

적층형 칩 배리스터, 이의 제조방법 및 적층형 소자 Download PDF

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Abstract

본 발명의 적합한 실시형태의 적층형 칩 배리스터(Multilayer chip varistor)(1)는 다수의 배리스터층(2)과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극(4a, 4b)을 갖는 배리스터 소자(5)와 당해 배리스터 소자(5)의 말단부에 설치되고 제1 및 제2 내부 전극(4a, 4b)에 각각 접속된 외부 전극(6)으로 구성된다. 또한, 외부 전극(6) 표면에는 Ni 도금층(8) 및 Sn 도금층(10)이 차례로 형성되어 있다. 그리고, 이러한 적층형 칩 배리스터(1)에 있어서 내부 전극(4a, 4b) 중의 수소 함유량은 1.1 ×10-2g 미만이다.
적층형 칩 배리스터, 내부 전극, 배리스터 소자, 외부 전극, 도금층, 수소 함유량.

Description

적층형 칩 배리스터, 이의 제조방법 및 적층형 소자 {Multilayer chip varistor, method of manufacturing the same and multilayer device}
도 1은 실시형태에 따르는 적층형 칩 배리스터(Multilayer chip varistor)를 모식적으로 도시하는 단면도이다.
도 2는 실시형태에 따르는 적층형 칩 배리스터의 제조방법을 도시하는 흐름도이다.
본 발명은 적층형 칩 배리스터, 이의 제조방법 및 적층형 소자에 관한 것이다.
배리스터는 전압에 의해 저항치가 비직선적으로 변화하는 소자이며, 예를 들면, 소정의 전압치(배리스터 전압)를 초과하는 전압이 인가되면 소자의 저항이 크게 감소하고, 그 때까지 거의 흐르지 않던 전류가 급격하게 흐르기 시작하는 것과 같은 특성을 갖고 있다. 이러한 특성을 갖는 배리스터는 전자 기기에 탑재되어, 정전기나 낙뢰 등에 의한 이상 전압으로부터 회로를 보호하기 위한 소자로서 대부분 사용되고 있다.
회로 보호용 배리스터는, 예를 들면, 전자 기기에 있어서의 전원 회로 등에 병렬로 장착되고, 통상적인 동작시에는 절연 소자로서 기능한다. 그리고, 서지(serge)나 노이즈(noise)라고 불리는 이상 전압이 전자 기기 내로 진입한 경우, 배리스터는 이러한 이상 전압에 의해서 저항치가 급격하게 작아지고 서지나 노이즈에 근거하는 이상전류를 통과시키기 위한 바이패스로서 기능한다. 이렇게 하여, 배리스터에 의해 전원회로로의 이상전류의 진입이 방지되고, 서지나 노이즈 등에 의한 전자 기기의 파괴를 억제할 수 있게 된다.
그런데, 최근 전자 기기가 소형화됨에 따라, 여기에 탑재되는 배리스터에도 소형화가 요구되고 있다. 이러한 소형화를 달성할 수 있는 배리스터로서는 내부 전극과 배리스터층을 교대로 적층시켜 수득된 적층체의 말단부에 외부 전극을 형성시킨 적층형 칩 배리스터가 알려져 있다.
이러한 적층형 칩 배리스터는 땜납 리플로에 의해 전자 기기 등의 기판상의 회로와 접속되는 것이 일반적이다. 이러한 경우, 땜납 리플로에 의한 배리스터의 특성 저하를 방지하는 것이나 땜납과의 접촉성을 양호하게 하는 것 등을 목적으로 하여, 외부 전극의 표면에, 땜납 내열성이나 땜납에 대한 습윤성이 높은 Ni나 Sn 등의 금속으로 이루어진 층을 전기도금에 의해 형성시키는 방법이 알려져 있다(예를 들면, 일본 공개특허공보 제2000-3804호 참조).
그러나, 상기 종래 기술과 같은, 외부 전극의 표면에 추가로 도금층을 갖는 적층형 칩 배리스터는 도금층을 형성시키지 않은 것과 비교하여 배리스터 전압의 값이 작아지는 경우가 있었다. 이러한 경우, 적층형 칩 배리스터는 비교적 낮은 동작 전압이라도 어느 정도의 전류를 통과시키게 되고, 이것이 누설 전류가 되어, 배리스터를 탑재하고 있는 전자 기기의 동작 효율이 저하되는 경향이 있었다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 외부 전극의 표면에 도금층을 추가로 형성시킨 경우에도 배리스터 전압의 저하가 적은 적층형 칩 배리스터 및 이의 제조방법을 제공하는 것을 목적으로 한다.
본 발명자들은 외부 전극의 표면에 도금층을 형성시킨 경우에, 적층형 칩 배리스터에 배리스터 특성의 저하가 보이는 원인에 관해서 연구한 바, 이하에 제시하는 지견을 수득하였다. 즉, 상기 종래의 적층형 칩 배리스터의 제조에 있어서는, 외부 전극의 표면에 Ni 및 Sn의 전기도금을 할 때에 수소가 발생하는 경우가 있다. 또한, 적층형 칩 배리스터의 내부 전극에 사용되는 금속의 대부분은 내부에 수소를 흡장하기 쉬운 특성을 갖고 있다. 이 때문에, 외부 전극의 표면에 전기도금이 추가로 실시된 적층형 칩 배리스터는 도금시에 생긴 수소를 내부 전극에 넣은 상태가 되기 쉽다.
이렇게 하여 내부 전극내로 들어간 수소는 적층형 칩 배리스터를 기판상에 설치할 때의 땜납 리플로 등에 의한 고온조건에 의해서 내부 전극으로부터 방출된다. 여기서, 상기 종래의 적층형 칩 배리스터에 있어서는 배리스터층이 ZnO라는 산화물계의 재료로 주로 구성되어 있기 때문에, 이러한 배리스터층은 내부 전극으로부터 방출된 수소에 의해서 환원되기 쉬운 것이다. 이렇게 하여, 상기 종래의 적층형 칩 배리스터에 있어서는 배리스터층이 환원되고, 이로써 땜납 리플로 등의 처리 후에서의 배리스터 특성의 저하가 생기는 것이라고 생각된다.
여기서, 적층형 칩 배리스터는 배리스터층을 구성하고 있는 재료의 결정입자끼리의 접촉 계면(결정입계)에 있어서의 특정한 에너지 장벽(이중 쇼트키 장벽)에 의해서 배리스터 특성을 발현하는 것으로 생각되고 있다. 따라서, 이러한 적층형 칩 배리스터가 갖는 배리스터 특성은 결정입계의 상태에 크게 의존하고 있다. 상기 종래의 적층형 칩 배리스터에서는 내부 전극에 흡장된 후에 방출된 수소가, 특히 배리스터층을 구성하고 있는 ZnO의 결정입계를 환원시키는 것이라고 생각된다. 그리고, 이로써 이중 쇼트키 장벽이 양호하게 형성되지 않게 되어, 배리스터 전압의 저하 또는 누설 전류의 증대를 초래하고 있다고 추측된다.
본 발명은 이러한 발견에 근거하여 이루어진 것으로, 다수의 배리스터층과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극을 갖는 배리스터 소자와 배리스터 소자의 말단부에 설치되고 제1 및 제2 내부 전극에 각각 접속된 외부 전극을 구비하고, 제1 및 제2 내부 전극 1cm3당 수소 함유량이 1.1 ×1O-2g 미만인 적층형 칩 배리스터를 제공한다.
본 발명의 적층형 칩 배리스터에 있어서는 내부 전극의 수소 함유량이 상술한 바와 같은 낮은 레벨로 조정되어 있다. 이 때문에, 적층형 칩 배리스터 소자를 땜납 리플로 등에 의해 전자 기기에 사용하는 기판상에 설치한 경우에도, 내부 전극으로부터 방출된 수소가, 배리스터층을 구성하고 있는 배리스터 재료의 결정입계를 과도하게 환원시키지는 않는다. 그 결과, 땜납 리플로 등의 고온처리에 의해 적층형 칩 배리스터에 생길 수 있는 배리스터 전압의 저하가 억제된다.
상기 내부 전극으로서는 내부 전극 1cm3당 수소 함유량이 1.O ×1O-2g 이하인 것이 바람직하고, 이렇게 함으로써, 고온처리 후의 배리스터 전압의 저하가 배리스터로서의 동작에 거의 영향을 주지 않는 레벨인 10% 이하로 억제될 수 있다.
당해 적층형 칩 배리스터는 외부 전극에 있어서의 배리스터 소자에 대하여 반대측의 표면에 도금층을 추가로 구비한 것이면 적합하다. 이렇게 함으로써, 배리스터 소자의 땜납에 대한 내열성이나 습윤성이 향상되고, 기판 등에 탑재하기 위한 땜납 리플로 등의 처리를 수행하기 쉬워진다.
보다 구체적으로는 적층형 칩 배리스터에 있어서의 내부 전극은 Pd로 이루어진 것이 바람직하다. Pd는 배리스터의 내부 전극으로서 적합한 특성을 갖고 있는 반면, 다량의 수소를 흡장하는 성질을 갖고 있다. 이 때문에, Pd로 이루어진 내부 전극을 사용한 경우에 수소 함유량을 상술한 바와 같이 저감시킬 수 있으면, 적층형 칩 배리스터의 실용성이 더욱 향상된다.
또한, 배리스터층을 구성하고 있는 배리스터 재료는 금속 산화물계 재료인 것이 더욱 바람직하다. 금속 산화물은 내부 전극으로부터 방출되는 수소에 의해 특히 환원되기 쉽고, 이로써 배리스터 특성의 저하를 야기하기 쉽다. 따라서, 이러한 금속 산화물계 배리스터 재료를 사용한 경우에 있어서, 본 발명은 극히 유효해진다.
또한, 본 발명에 따르는 다른 적층형 칩 배리스터는 다수의 배리스터층과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극을 갖는 배리스터 소자와 배리스터 소자의 말단부에 설치되고 제1 및 제2 내부 전극에 각각 접속된 외부 전극을 구비하고, 외부 전극의 공극율을 a(%)로 하고, 외부 전극의 두께를 b(㎛)로 하였을 때, 외부 전극이 아래의 (i) 또는 (ii)의 조건을 만족시킴을 특징으로 한다.
(i) b는 20 이상 25 미만이고, a ≤1.6b-25이다.
(ii) b는 25 이상이고, a ≤15이다.
여기서, 외부 전극의 공극율이란 아래와 같이 수득되는 값을 나타낸다. 즉, 우선 외부 전극을 전자 현미경에 의해 관찰하여 전자 현미경 사진을 수득한다. 이어서, 수득된 외부 전극의 전자 현미경 사진에 10 ×10개의 메시를 작성한다. 또한, 이러한 전자 현미경 사진을 육안으로 관찰하여 메시의 교점에 존재하는 공극의 수를 센다. 그리고, 메시에 있어서의 모든 교점의 수에 대한 공극을 갖고 있는 교점의 수의 비율(%)을 산출하여, 교점의 수의 비율을 공극율로 한다. 또한, 외부 전극의 두께란, 외부 전극에 있어서의 최대의 두께를 나타낸다.
상술한 바와 같이, 적층형 칩 배리스터의 제조에 있어서 외부 전극 표면에 도금을 실시할 때에 수소가 발생한다. 그리고, 도금시에 생긴 수소가 외부 전극에 있어서의 전극 재료의 공극을 통과하여 배리스터 소자 내에 진입하고, 이로써 내부 전극에 수소가 축적된다. 그런데, 상술한 적층형 칩 배리스터에 있어서는 외부 전극의 두께와 공극율이 일정한 관계를 만족시키도록 형성되어 있다. 예를 들면, 외부 전극의 두께가 비교적 얇은 경우에는 전극 재료의 공극율이 작아지고, 또한 전극 재료의 공극율이 큰 경우에는 외부 전극의 두께가 두꺼워진다. 따라서, 이와 같이 형성된 외부 전극은 수소가 통과할 수 있을 정도의 구멍을 갖고 있지 않은 상태로 되어 있다. 이 때문에, 상술한 구성을 갖는 적층형 칩 배리스터에 있어서는 도금 처리시에 생긴 수소가 배리스터 소자의 내부에 진입하는 것이 극히 적다. 이 결과, 내부 전극에 흡장되는 수소의 함유량은 나중에 땜납 리플로를 실시한 경우에도 배리스터의 특성을 저하시키지 않을 정도의 양이 된다.
이러한 구성을 갖는 적층형 칩 배리스터에 있어서, 외부 전극으로서는 아래의 (iii) 또는 (iv)의 조건을 만족시키는 것이 바람직하다.
(iii) b는 20 이상 25 미만이고, a ≤0.8b-13이다.
(iv) b는 25 이상 30 이하이고, a ≤1.6 b-33이다.
이러한 적층형 칩 배리스터에 있어서 외부 전극의 표면에 도금 처리를 실시하면, 외부 전극에 있어서의 배리스터 소자에 대하여 반대측의 표면에 도금에 의해 형성된 도금층을 추가로 구비하는 적층형 칩 배리스터가 수득된다. 이렇게 하여 도금층이 추가로 형성된 적층형 칩 배리스터는 상기 이유에 근거하여 내부 전극의 수소 함유량이 극히 적어진다.
이러한 형태의 적층형 칩 배리스터에 있어서, 내부 전극으로서는 Pd로 구성된 전극이 바람직하고, 배리스터층으로서는 금속 산화물계 배리스터 재료로 이루어진 층이 바람직하다.
그리고, 이러한 구성을 갖는 적층형 칩 배리스터에 있어서 바람직한 경우, 내부 전극 1cm3당 수소 함유량이 1.1 ×1O-2g 미만이다.
또한, 본 발명에 따르는 적층형 칩 배리스터의 제조방법은 배리스터 소자내, 특히 내부 전극 중의 수소 함유량을 저감시킬 수 있는 제조방법으로서, 다수의 배리스터층과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극을 갖는 배리스터 소자를 형성하는 공정 및 배리스터 소자의 말단부에 제1 및 제2 내부 전극에 각각 접속하는 외부 전극을 형성하는 공정을 포함하며, 외부 전극의 공극율을 a(%)로 하고, 외부 전극의 두께를 b(㎛)로 하였을 때, 외부 전극을 아래의 (i) 또는 (ii)의 조건을 만족시키도록 형성함을 특징으로 한다.
(i) b는 20 이상 25 미만이고, a ≤1.6b-25이다.
(ii) b는 25 이상이고, a ≤15이다.
이러한 제조방법에 있어서, 외부 전극을 아래의 (iii) 또는 (iv)의 조건을 만족시키도록 형성하는 것이 보다 바람직하다.
(iii) b는 20 이상 25 미만이고, a ≤0.8b-13이다.
(iv) b는 25 이상 30 이하이고, a ≤1.6b-33이다.
또한, 이러한 적층형 칩 배리스터의 제조방법에 있어서는, 외부 전극을 형성 하는 공정을 실시한 후에, 외부 전극에 있어서의 배리스터 소자에 대하여 반대측의 표면에 도금에 의해 도금층을 형성하는 공정을 추가로 포함할 수 있다.
이러한 제조방법에 따르면, 외부 전극 표면에 추가로 도금을 실시한 경우에도, 도금시에 생긴 수소가 외부 전극을 통과하여 배리스터 소자 내부에 침입하는 것이 극히 적다. 이 때문에, 내부 전극 중의 수소 함유량이 극히 적은 적층형 칩 배리스터를 제조하는 것이 가능해진다.
또한, 본 발명은 소자내의 수소 함유량의 적합한 범위로 유지된 그 외의 다른 적층형 소자를 제공한다. 이러한 적층형 소자는 다수의 금속 산화물층과 당해 각 금속 산화물층을 끼우도록 배치된 제1 및 제2 내부 전극을 구비하고, 내부 전극 1cm3당 수소 함유량이 1.1 ×10-2g 미만임을 특징으로 한다. 이러한 적층형 소자에 있어서의 내부 전극 1cm3당 수소 함유량은 1.O ×1O-2g 이하인 것이 보다 바람직하다.
실시예
이하, 본 발명의 적합한 실시형태에 대하여 도면을 참조하여 상세하게 설명한다. 또한, 동일한 요소에는 동일한 부호를 붙이고, 중복되는 설명을 생략한다. 또한, 상하 좌우 등의 위치관계는 도면의 위치관계에 근거하는 것으로 한다.
우선, 도 1을 참조하여 본 실시형태에 따르는 적층형 칩 배리스터에 대하여 설명한다. 도 1은 적합한 실시형태에 따르는 적층형 칩 배리스터를 모식적으로 도 시하는 단면도이다. 적층형 칩 배리스터(1)는 다수의 배리스터층(2)과 각각의 배리스터층(2)을 끼우도록 배치된 내부 전극(4a; 제1 내부 전극) 및 내부 전극(4b; 제2 내부 전극)으로 구성된 배리스터 소자(5)를 갖고 있다. 또한, 이러한 배리스터 소자(5)의 양쪽 말단부에, 내부 전극(4a) 및 내부 전극(4b)의 각각과 전기적으로 접속하도록 한 쌍의 외부 전극(6)이 설치되어 있다. 또한, 외부 전극(6)의 외측에는 외부 전극(6)을 덮도록 Ni 도금층(8) 및 Sn 도금층(10)이 차례로 형성되어 있다.
이와 같이, 적층형 칩 배리스터(1)에 있어서는 외부 전극(6)의 외측에 Ni 도금층(8)이나 Sn 도금층(10)이 형성되어 있다. 이러한 도금층은 외부 전극(6)에 추가로 전기도금을 실시함으로써 형성되는 것이 일반적이다. 통상적으로, 이와 같이 전기도금에 의해 도금층이 형성된 적층형 칩 배리스터는 도금시에 생긴 수소를 배리스터 소자내, 특히, Pd 등으로 구성된 내부 전극에 흡장한 상태가 되기 쉽다. 그리고, 이러한 적층형 칩 배리스터에 있어서는, 내부 전극 중에 흡장된 수소가 땜납 리플로 등의 고온 처리시에 방출되고, 이로써 배리스터 재료의 결정입계가 환원되어 배리스터 전압이 낮아지는 경향이 있다. 이에 비하여, 상술한 구성을 갖는 적층형 칩 배리스터(1)는 내부 전극(4a, 4b)이 함유하고 있는 수소량이 극히 적다는 특성을 갖고 있다. 구체적으로는, 내부 전극(4a, 4b) 1cm3당 수소 함유량은 1.1 ×1O-2g 미만이고, 보다 바람직한 경우에는 내부 전극 1cm3당 1.O ×1O-2g 이하이다.
배리스터층(2)의 두께는 통상적으로 5 내지 60㎛ 정도이다. 또한, 배리스터 층(2)을 구성하는 배리스터 재료로서는 금속 산화물계 배리스터 재료가 적합하다. 이러한 금속 산화물계 배리스터 재료로서는 Cu2O로 대표되는 산화구리나, ZnO로 대표되는 산화아연계의 배리스터 재료를 들 수 있다. 그 중에서도, ZnO는 배리스터 전압 전후에 있어서의 저항치의 변화가 크고, 이로써 서지 등으로부터 전자 기기를 보호하는 능력이 높기 때문에 매우 적합하다.
배리스터층(2)은 이러한 배리스터 재료를 주성분으로서 포함하는 것 이외에 기타의 미량 첨가물을 추가로 함유하는 것이 바람직하다. 미량 첨가물로서는 상기 주성분 이외의 금속 산화물을 들 수 있고, 예를 들면, Pr, Co, Al, K, La, Si, Ca 등의 금속이나 이들의 산화물을 임의로 조합하여 함유시키는 것이 바람직하다.
내부 전극(4a, 4b)은 통상적으로 0.5 내지 5㎛ 정도의 두께로 형성된다. 이러한 내부 전극(4a, 4b)을 구성하는 전극 재료로서는 통상적으로 배리스터의 내부 전극으로서 사용되는 것이 특히 제한없이 적용된다. 구체적으로는, 예를 들면, Ag-Pd 합금이나, Pd 단체를 들 수 있다. 그 중에서도, 양호한 배리스터 전압이 수득되기 때문에 Pd가 바람직하다.
배리스터 소자(5)는 배리스터층(2) 및 내부 전극(4a, 4b)이 교대로 적층된 것이다. 이러한 구성을 갖는 배리스터 소자(5)는 배리스터층(2) 및 내부 전극(4a, 4b)으로 이루어진 적층체의 최외층에, 소자를 보호하기 위한 보호층을 가질 수 있다. 이러한 보호층으로서는 배리스터층(2)을 구성하고 있는 배리스터 재료와 동일한 재료로 이루어진 층이나, 그 이외의 세라믹 재료로 이루어진 층을 들 수 있다. 또한, 이렇게 하여 형성된 배리스터 소자(5)의 표면에는 후술하는 도금 처리로부터 소자를 보호하기 위한 유리 코팅층이 추가로 형성될 수 있다.
배리스터 소자(5)의 양쪽 말단부에 설치되는 외부 전극(6)의 두께는 통상적으로 10 내지 50㎛ 정도이다. 이러한 외부 전극(6)으로서는 Pd 등의 내부 전극(4a, 4b)과의 전기적인 접속성이 양호한 금속 재료 등으로 이루어진 것이 바람직하다. 예를 들면, Ag는 배리스터 소자(5)에 간단용이하게 설치되고, 또한 내부 전극(4a, 4b)과의 접속성이 양호하다는 특성을 갖고 있기 때문에, 외부 전극(6)용의 재료로서 적합하다.
또한, 외부 전극(6)의 표면에는, 외부 전극(6)을 덮도록, 두께 0.5 내지 2㎛ 정도의 Ni 도금층(8) 및 두께 2 내지 6㎛ 정도의 Sn 도금층(10)이 차례로 형성되어 있다. 이러한 도금층은 주로 적층형 칩 배리스터(1)를 땜납 리플로에 의해 기판 등에 탑재할 때의 땜납 내열성이나 땜납 습윤성을 향상시키는 것을 목적으로 하여 형성되는 것이다. 따라서, 이러한 목적이 달성되는 한, 외부 전극(6) 표면에 형성시키는 도금층은 반드시 상술한 조합에 한정되지 않는다. 도금층을 구성하는 기타의 재료로서는 Sn-Pb 합금 등을 들 수 있고, 상술한 Ni나 Sn과 조합하여 사용하여도 적합하다. 또한, 이러한 도금층은 한층만으로 구성되는 층일 수 있다.
상술한 구성을 갖는 적층형 칩 배리스터(1)에 있어서, 외부 전극(6)은 두께 및 공극율이 이하에 나타내는 바와 같은 소정의 관계를 만족시키도록 형성되어 있다. 예를 들면, 외부 전극(6)의 공극율을 a(%)로 하고, 외부 전극(6)의 두께를 b(㎛)로 하였을 때, 외부 전극(6)은 아래의 (i) 또는 (ii)의 조건을 만족시키도록 형 성된 것이 바람직하다.
(i) b는 20 이상 25 미만이고, a ≤1.6b-25이다.
(ii) b는 25 이상이고, a ≤15이다.
이러한 조건을 만족시키는 외부 전극(6)으로서는 상기 (ii)로 제시되는 조건에 있어서 b가 25 이상 30 이하인 것이 보다 바람직하다. 또한, 하부전극(6)이 아래의 (iii) 또는 (iv)의 조건을 만족시키도록 형성되어 있으면, 후술하는 배리스터 소자(5) 내부로의 수소의 침입을 억제하는 효과가 특히 뛰어나기 때문에 한층 더 바람직하다.
(iii) b는 20 이상 25 미만이고, a ≤0.8b-13이다.
(iv) b는 25 이상 30 이하이고, a ≤1.6b-33이다.
외부 전극(6)의 두께 및 공극율이 상기한 어느 하나의 관계를 만족시키는 적층형 칩 배리스터에 있어서는 외부 전극(6)이 당해 전극의 외부에서 배리스터 소자(5) 내부까지 수소가 통과할 수 있을 정도의 구멍을 갖고 있지 않은 상태로 되어 있다. 이 때문에, 적층형 칩 배리스터(1)의 제조시에, Ni 도금층(8) 및 Sn 도금층(10)을 전기도금에 의해 형성시켰다고 해도, 이러한 도금시에 생긴 수소가 배리스터 소자(5)내에 진입하는 것은 극히 적다. 이 때문에, 적층형 칩 배리스터(1)에 있어서 내부 전극(4a, 4b)이 함유하고 있는 수소량은 상술한 적합한 범위의 양으로 되고, 이러한 수소가 땜납 리플로 시에 방출되었다고 해도, 배리스터 특성에는 거의 영향을 주지 않게 된다.
다음에, 도 2를 참조하여 적층형 칩 배리스터(1)의 제조방법의 한 가지 예에 관해서 설명한다. 도 2는 실시형태에 따르는 적층형 칩 배리스터의 제조방법을 도시하는 흐름도이다.
우선, 배리스터층(2)을 구성하는 주성분인 ZnO, 및 Pr, Co, Al 및 K의 금속 또는 산화물 등의 미량 첨가물을 소정의 비율이 되도록 각각 칭량한 후, 각 성분을 혼합하여 배리스터 재료를 조정한다(스텝 S11). 이 경우, 미량 첨가물은 주성분인 ZnO에 대하여 ppm 단위의 양이 되도록 혼합시키는 것이 바람직하다. 그후, 이 배리스터 재료에 유기 결합제, 유기 용제, 유기 가소제 등을 가하여, 볼 밀(ball-mill) 등을 사용하여 20시간 정도 혼합·분쇄하여 슬러리를 수득한다.
이러한 슬러리를, 닥터 블레이드(doctor blade)법 등의 공지된 방법에 의해 폴리에틸렌테레프탈레이트(PET) 필름상에 도포한 후, 건조하여 두께 30㎛ 정도의 막을 형성하고, 수득한 막을 PET 필름으로부터 박리하여 그린 시트를 수득한다(스텝 S12).
이어서, 그린 시트상에, 내부 전극(4a, 4b)용 재료인 페이스트형 Pd를 스크린 인쇄법 등에 의해 소정의 패턴으로 인쇄한 후, Pd 페이스트를 건조시켜 소정의 패턴을 갖는 Pd 층을 형성한다(스텝 S13).
이러한 Pd 층이 표면에 형성된 그린 시트를 다수개 작성한 후, 이들을 그린 시트와 Pd 층이 교대로 되도록 적층하여 적층체를 형성한다(스텝 S14). 이렇게 하여 수득된 적층체에, 필요에 따라, 상술한 그린 시트만을 적층하여 수득된 보호층용 그린 시트를 추가로 적층한 후, 목적하는 사이즈로 절단하여 그린 칩을 수득한다.
그후, 이러한 그린 칩에, 180 내지 400℃, 0.5 내지 24시간 정도의 가열처리를 실시하여 탈결합제를 수행한 후, 또한, 1000 내지 1400℃, 0.5 내지 8시간 정도 소성하여(스텝 S15), 배리스터 소자(5)를 수득한다. 이러한 소성에 의해, 그린 칩에 있어서 그린 시트는 배리스터층(2)이 되고, Pd 층은 내부 전극(4a 및 4b)이 된다. 이렇게 하여 수득된 배리스터 소자(5)에는, 다음의 외부 전극(6)을 형성하는 공정을 실시하기 전에, 연마재 등과 함께 연마 용기에 넣는 등으로 소자 표면의 평활처리를 실시할 수 있다.
다음에, 배리스터 소자(5)의 양쪽 말단부에, 내부 전극(4a 및 4b)의 각각에 접하도록, 주로 Ag를 포함하는 페이스트를 도포한 후, 이러한 페이스트에 550 내지 850℃ 정도로 가열(소결) 처리를 하여, Ag로 이루어진 한 쌍의 외부 전극(6)을 형성한다(스텝 S16).
이러한 외부 전극(6)은 후술하는 Ni 도금층(8) 및 Sn 도금층(10)의 형성공정에서 생기는 수소를 배리스터 소자(5)에 진입시키지 않기 때문에, 외부 전극의 두께 및 공극율이 바람직하게는 상기 (i) 및 (ii), 보다 바람직하게는 상기 (iii) 및 (iv)로 제시되는 외부 전극(6)의 조건을 만족시키도록 형성된다. 이때, 외부 전극(6)의 공극율은, Ag를 포함하는 페이스트를 소결시킬 때의 온도를 550 내지 850℃ 사이에서 변화시키고, 또한 이 온도에서의 유지 시간을 1분 내지 1시간 사이에서 적절하게 조정함으로써 제어할 수 있다. 또한, 외부 전극(6)의 두께는 Ag를 포함하는 페이스트의 점도 및 페이스트를 도포하기 위한 페이스트 중으로의 배리스터 소자(5)의 침지 시간을 적절하게 조정함으로써 제어할 수 있다.
그후, 외부 전극(6) 표면에, 전해도금 등에 의해 Ni 도금층(8) 및 Sn 도금층(10)을 차례로 형성하여, 적층형 칩 배리스터(1)를 수득한다(스텝 S17).
이와 같이 구성된 적층형 칩 배리스터(1)는, 상술한 바와 같이, 외부 전극(6)의 외측에 Ni 도금층(8) 및 Sn 도금층(10)이라는 2개의 도금층을 갖고 있음에도 불구하고, 배리스터 소자(5), 특히 내부 전극(4a, 4b) 중의 수소 함유량이 적은 상태로 되어 있다. 이 때문에, 이러한 적층형 칩 배리스터(1)를 땜납 리플로 등의 고온 조건을 필요로 하는 수단에 의해 전자 기기 등의 기판상에 설치한 경우라도, 리플로 시의 고온에 의해서 내부 전극(4a, 4b)에서 방출되는 수소량이 극히 적고, 이러한 수소에 의한 배리스터층(2)에 있어서의 배리스터 재료의 결정입계의 환원반응이 최소한으로 된다. 그 결과, 적층형 칩 배리스터(1)는 땜납 리플로 처리 전후에 있어서의 배리스터 특성의 저하가 극히 적기 때문에, 전자 기기 등으로의 탑재가 용이해진다.
또한, 적층형 전기소자에 있어서의 수소 함유량을 저감시키는 것은 상술한 적층형 칩 배리스터 뿐만 아니라 그 밖의 여러가지 적층형 소자에 대해서도 유효하다. 이러한 적층형 소자로서는 다수의 금속 산화물층과 당해 각 금속 산화물층을 끼우도록 배치된 제1 및 제2 내부 전극을 구비하는 것을 들 수 있다. 그리고, 이들 소자에 있어서의 내부 전극(제1 및 제2 내부 전극)은 이의 부피 1cm3당 수소 함유량이 1.1 ×1O-2g 미만이 바람직하고, 1.O ×1O-2g 이하이면 보다 바람직하다. 이러한 적층형 소자로서는 콘덴서, 인덕터, 서미스터 등을 예시할 수 있다.
[실시예]
이하, 본 발명을 실시예에 따라 더욱 상세하게 설명하지만, 본 발명은 이러한 실시예에 제한되지 않는다.
[적층형 칩 배리스터의 제조]
우선, 순도 99.9%의 ZnO(97.725mol%)에 Pr(0.5mol%), Co(1.5mol%), Al(0.005 mol%), K(0.05 mol%), Cr(0.1mol%), Ca(0.1mol%) 및 Si(0.02 mol%)를 첨가하여 배리스터 재료를 제조하였다. 이러한 배리스터 재료를 사용하여, 도 2에 도시하는 순서에 따라, 배리스터 재료로 이루어진 배리스터층(2), Pd로 이루어진 내부 전극(4a 및 4b), Ag로 이루어진 외부 전극(6), Ni 도금층(8) 및 Sn 도금층(10)으로 구성되고, 폭이 0.6mm이며, 길이가 0.3mm인 사이즈를 갖는 도 1에 도시한 적층형 칩 배리스터를 제조하였다. 또한, 이하에 나타내는 평가에 있어서는 모두 같은 제조순서에 의해서 제조된 적층형 칩 배리스터를 사용하였다.
[내부 전극의 수소 함유량에 의한 영향의 평가]
적층형 칩 배리스터의 제조시에, 내부 전극(4a, 4b)에서의 1cm3당 수소 함유량(g/cm3)이 각각 (1) O, (2) 5.8 ×1O-3, (3) 6.7 ×10-3, (4) 7.6 ×10 -3, (5) 8.5 ×1O-3, (6) 9.3 ×1O-3, (7) 1.O ×1O-2 및 (8) 1.1 ×10-2인 적층형 칩 배리스터의 샘플을 제작하였다.
또한, 내부 전극(4a, 4b)에 포함된 수소량은 승온·탈리분석(TDS 분석)에 의해 아래와 같이 하여 분석하였다. 즉, 진공중, 실온 내지 300℃의 승온 조건에서 적층형 칩 배리스터를 가열하고, 이로써 배리스터(내부 전극)로부터 발생한 가스 성분을 채취하여, 이것을 질량분석계에 의해 분석하고, 가스 성분의 종류 및 양을 검출하였다.
수득된 (1) 내지 (8)의 각 샘플을 사용하여, 우선, 각 배리스터에는 땜납 리플로를 실시하기 전의 배리스터 전압을 측정하였다. 또한, 배리스터 전압은 적층형 칩 배리스터에 인가하는 전압을 서서히 크게 하고, 1mA의 전류가 흐르기 시작하였을 때의 전압으로 하였다.
이어서, 각각의 적층형 칩 배리스터를 배선 패턴이 형성된 기판상에 크림 땜납에 의해 설치한 후, 이것을 260℃의 공기 분위기하에 있는 리플로 노(爐)에 넣고 땜납을 리플로시켜, 적층형 칩 배리스터와 배선패턴을 접속하였다. 이렇게 해서 수득된 기판상의 적층형 칩 배리스터에 전압을 인가하여, 땜납 리플로 후의 적층형 칩 배리스터의 배리스터 전압을 측정하였다.
이러한 측정에 의해 수득된 각 적층형 칩 배리스터의 땜납 리플로 전후의 배리스터 전압을 비교함으로써, 리플로 전의 배리스터 전압에 대한 리플로 후의 배리스터 전압의 변화율(%)을 산출하였다. 수득된 결과를 정리하여 표 1에 제시한다.
샘플 No. 내부 전극의 수소 함유량(g/cm3) 변화율(%)
1 0 0.2
2 5.8 ×10-3 0.1
3 6.7 ×10-3 -0.2
4 7.6 ×10-3 -0.1
5 8.5 ×10-3 -0.5
6 9.3 ×10-3 -5
7 1.0 ×10-2 -9.5
8 1.1 ×10-2 -30
표 1에서, 내부 전극(4a, 4b) 중의 수소 함유량이 본 발명의 적층형 칩 배리스터의 범위내인 (1) 내지 (7)의 샘플에서는 땜납 리플로 전후의 배리스터 전압의 변화율이 10% 미만인 것으로 확인되었다. 이에 비하여, 수소량이 본 발명의 적층형 칩 배리스터의 범위 외인 (8)의 샘플에서는 배리스터 전압의 변화율이 30%인 것으로 확인되었다.
[외부 전극(6)의 두께에 의한 영향의 평가]
적층형 칩 배리스터의 제조시에, 외부 전극(6)의 두께 및 공극율이 표 2에 제시하는 조합이 되도록 변화시키면서, (11) 내지 (30)의 각 적층형 칩 배리스터의 샘플을 제작하였다.
수득된 적층형 칩 배리스터를 사용하여, 상기「내부 전극 중의 수소 함유량에 의한 영향의 평가」의 시험에 있어서 실시한 방법과 동일하게 하여, 땜납 리플로 전후의 배리스터 전압의 변화율을 측정하였다. 각각의 적층형 칩 배리스터에 관해서 수득된 결과를 표 2에 정리하여 나타낸다. 또한, 표 2에서, 외부 전극(6)의 두께 및 공극율의 관계가 본 발명의 조건을 만족하고 있는 샘플에는 ※표시를 붙였다. 따라서, ※ 표가 붙은 샘플은 본 발명의 실시예에 해당하고, 그 이외의 샘플은 비교예에 해당한다.
적층형 칩 배리스터 외부 전극(6)의 두께(㎛) 공극율(%) 변화율(%)
11 15 3 -10
12 15 5 -15
13 15 7 -20
14 15 10 -18
15 15 15 -27
16※ 20 3 -0.1
17※ 20 5 -5
18※ 20 7 -6
19 20 10 -12
20 20 15 -16
21※ 25 3 0.1
22※ 25 5 -0.1
23※ 25 7 0.2
24※ 25 10 -3
25※ 25 15 -5
26※ 30 3 -0.1
27※ 30 5 -0.2
28※ 30 7 0.1
29※ 30 10 -2
30※ 30 15 -1
표 2로부터, 외부 전극(6)의 두께 및 공극율이 본 발명의 관계를 만족시켰던 (16) 내지 (18) 및 (21) 내지 (30)의 샘플에서는 땜납 리플로 전후의 배리스터 전압의 변화율이 모두 6% 이하인 것으로 확인되었다. 이에 비하여, 두께 및 공극율이 본 발명의 관계를 만족시키지 않았던 (11) 내지 (15), (19) 및(20)의 샘플에서는 배리스터 전압의 변화율이 모두 10%를 초과하여, 땜납 리플로에 의한 배리스 터 특성의 저하가 현저하게 발생하는 것으로 확인되었다.
이상 설명한 바와 같이, 본 발명에 따르면, 외부 전극의 표면에 추가로 도금층을 형성시키고, 그후, 땜납 리플로 등에 의한 고온조건하에서 기판상에 설치하는 경우라도, 배리스터 전압의 저하가 극히 적은 적층형 칩 배리스터 및 이의 제조방법이 제공된다. 또한, 본 발명에 따르면, 소자내의 수소 함유량의 적합한 범위인 적층형 소자가 제공된다.

Claims (16)

  1. 다수의 배리스터층과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극을 갖는 배리스터 소자와
    배리스터 소자의 말단부에 설치되고 제1 및 제2 내부 전극에 각각 접속된 외부 전극을 구비하고,
    내부 전극 1cm3당 수소 함유량이 1.1 ×10-2g 미만인 적층형 칩 배리스터(multilayer chip varistor).
  2. 제1항에 있어서, 내부 전극 1cm3당 수소 함유량이 1.0 ×10-2g 이하인 적층형 칩 배리스터.
  3. 제1항에 있어서, 외부 전극에 있어서 배리스터 소자에 대하여 반대측의 표면에 도금층을 추가로 구비하는 적층형 칩 배리스터.
  4. 제1항에 있어서, 제1 및 제2 내부 전극이 Pd로 이루어지는 적층형 칩 배리스터.
  5. 제1항에 있어서, 배리스터층이 금속 산화물계 재료로 이루어지는 적층형 칩 배리스터.
  6. 다수의 배리스터층과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극을 갖는 배리스터 소자와
    배리스터 소자의 말단부에 설치되고 제1 및 제2 내부 전극에 각각 접속된 외부 전극을 구비하고,
    외부 전극의 공극율을 a(%)로 하고, 외부 전극의 두께를 b(㎛)로 하였을 때, 외부 전극이, b는 20 이상 25 미만이고 a ≤1.6b-25인 조건(i) 또는 b는 25 이상이고 a ≤15인 조건(ii)을 만족시키는 적층형 칩 배리스터.
  7. 제6항에 있어서, 외부 전극이, b는 20 이상 25 미만이고 a ≤0.8b-13인 조건(iii) 또는 b는 25 이상 30 이하이고 a ≤1.6b-33인 조건(iv)을 만족시키는 적층형 칩 배리스터.
  8. 제6항에 있어서, 외부 전극에 있어서 배리스터 소자에 대하여 반대측의 표면에 도금층을 추가로 구비하는 적층형 칩 배리스터.
  9. 제6항에 있어서, 제1 및 제2 내부 전극이 Pd로 이루어지는 적층형 칩 배리스터.
  10. 제6항에 있어서, 배리스터층이 금속 산화물계 재료로 이루어지는 적층형 칩 배리스터.
  11. 제6항에 있어서, 내부 전극 1cm3당 수소 함유량이 1.1 ×1O-2g 미만인 적층형 칩 배리스터.
  12. 다수의 배리스터층과 각각의 배리스터층을 끼우도록 배치된 제1 및 제2 내부 전극을 갖는 배리스터 소자를 형성하는 공정 및
    배리스터 소자의 말단부에 제1 및 제2 내부 전극에 각각 접속하는 외부 전극을 형성하는 공정을 포함하고,
    외부 전극의 공극율을 a(%)로 하고, 외부 전극의 두께를 b(㎛)로 하였을 때, 외부 전극을, b는 20 이상 25 미만이고 a ≤1.6b-25인 조건(i) 또는 b는 25 이상이고 a ≤15인 조건(ii)을 만족시키도록 형성하는, 적층형 칩 배리스터의 제조방법.
  13. 제12항에 있어서, 외부 전극을, b는 20 이상 25 미만이고 a ≤0.8b-13인 조건(iii) 또는 b는 25 이상 30 이하이고 a ≤1.6b-33인 조건(iv)을 만족시키도록 형성하는, 적층형 칩 배리스터의 제조방법.
  14. 제12항 또는 제13항에 있어서, 외부 전극을 형성하는 공정을 실시한 후, 외 부 전극에 있어서 배리스터 소자에 대하여 반대측의 표면에 도금층을 형성하는 공정을 추가로 포함하는, 적층형 칩 배리스터의 제조방법.
  15. 다수의 금속 산화물층과 각각의 금속 산화물층을 끼우도록 배치된 제1 및 제2 내부 전극을 구비하고,
    내부 전극 1cm3당 수소 함유량이 1.1 ×1O-2g 미만인 적층형 소자.
  16. 제15항에 있어서, 내부 전극 1cm3당 수소 함유량이 1.O ×1O-2g 이하인 적층형 소자.
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