JP7105615B2 - セラミック電子部品およびその製造方法 - Google Patents

Description

本発明は、セラミック電子部品およびその製造方法に関する。

積層セラミックコンデンサ等のセラミック電子部品は、小型、大容量、高信頼性の電子部品として広く利用されており、電気機器および電子機器の中で使用される個数も多い。近年、機器の小型化かつ高性能化に伴い、セラミック電子部品に対する更なる小型化、大容量化、高信頼性化への要求はますます厳しくなっている。

セラミック電子部品では、実装時における基板端子との接合性を向上させる目的で、めっき処理によって外部電極が形成される。しかしながら、めっき形成時に、外部電極に覆われていない部分の素体表面にもめっき金属が付着するおそれがある。セラミック電子部品の小型化の要求が進む中、小さい製品においては対向する外部電極間の距離が短くなっている。このような小さい製品において素体表面にわずかでもめっき金属が付着すると、電流のリークパスが形成されてしまい、絶縁抵抗が著しく低下するおそれがある。そこで、めっき金属の付着を防止する技術が開示されている（例えば、特許文献１～６参照）。

特開２００４－３１１６７６号公報 特開２００７－２４２９９５号公報 特開２００９－１７７０８５号公報 特開２００８－２５１６３０号公報 特開２００８－２４４１１９号公報 特開２００５－２５１９９３号公報

しかしながら、特許文献１～３の技術では、手間と費用を要する。例えば、ガラスなどの絶縁物の保護層が内部電極の端面や外部電極表面に形成された場合、当該部分の保護層を剥ぎ落とす必要がある。小型化された製品において、選択的にコート層を剥ぎ落とすためには非常に困難な作業を要する。特許文献４～６の技術では、めっき金属の付着を完全に防止できるわけではない。小型化と高信頼性が求められるセラミック電子部品では、このような僅かなめっき金属の付着が絶縁性に大きな影響を及ぼすおそれがある。

本発明は、上記課題に鑑みなされたものであり、簡易な手法でめっき金属の影響を抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。

本発明に係るセラミック電子部品は少なくとも対向する２端面を有し、内部に内部電極層を有し、略直方体形状を有するセラミック本体と、前記２端面に形成された１対の外部電極と、を備え、前記外部電極は、少なくとも１層のめっき層を備え、前記セラミック本体の前記２端面以外の４側面の少なくともいずれかにおいて前記外部電極が設けられていない領域に、前記めっき層を構成するめっき金属の酸化物膜が前記外部電極から離間して備わっており、前記酸化物膜の最表面の光電子スペクトルにおいて、（前記めっき金属の酸化物のピーク面積）／（前記めっき金属のピーク面積）が１３．１以上であることを特徴とする。

上記セラミック電子部品において、前記酸化物膜は、前記最表面から深さ方向に向かって、（前記めっき金属の酸化物のピーク面積）／（前記めっき金属のピーク面積）が異なっていてもよい。

上記セラミック電子部品において、前記酸化物膜の最表面から１／４の深さにおいて、（前記めっき金属の酸化物のピーク面積）／（前記めっき金属のピーク面積）が１以上となっていてもよい。

上記セラミック電子部品において、前記酸化物膜は、前記４側面の全てに備わっていてもよい。

上記セラミック電子部品において、前記１対の外部電極は、０．１ｍｍ以上０．７ｍｍ以下離間していてもよい。

上記セラミック電子部品において、前記１対の外部電極は、０．０５ｍｍ以上０．１３ｍｍ以下離間していてもよい。

上記セラミック電子部品において、前記めっき金属は、Ｓｎとしてもよい。

上記セラミック電子部品において、前記ピーク面積は、アルバック・ファイ製のＸＰＳ用データ解析ソフトである「ＭｕｌｔｉＰａｋ」を使用して、カーブフィット「Ｃｕｒｖｅ Ｆｉt」機能を選択しバックグラウンドタイプに「Ｓｈｉｒｌｅｙ法」を選択し、結合エネルギが４８１．８～４９１．４ｅＶの範囲を指定して、ソフトの機能でバックグラウンドを引き、フィッティング関数として「Ｇａｕｓｓ－Ｌｏｒｅｎｔｚ」を選択し、Ｓ＿ｍｅｔａｌを特定する４８４．５ｅＶとＳ＿ｏｘｉｄｅを特定する４８６ｅＶにピーク位置を持つ仮の曲線をそれぞれ１つずつ作成し、計算を実行させてカーブフィッティングをおこない、光電子スペクトルのラインを確定させ、同ラインに基づいてそれぞれのピーク面積をソフトの機能にしたがって算出された値としてもよい。前記酸化物膜が複数設けられており、互いに離間するとともに、前記外部電極から離間していてもよい。

本発明に係るセラミック電子部品の製造方法は、少なくとも対向する２端面を有し、内部に内部電極層を有し、略直方体形状を有し、前記２端面から前記セラミック本体の４側面の少なくともいずれかにかけて延在領域を有し金属を主成分とする下地層が形成されたセラミック本体において、めっき処理により、前記下地層上にめっき層を形成するめっき工程と、前記めっき工程後に、前記下地層と離れて設けられためっき金属の付着膜の表面を酸化させる付着膜酸化工程と、を含むことを特徴とする。

上記セラミック電子部品の製造方法において、前記付着膜酸化工程後に前記めっき層に対して酸化物の除去を行うエッチング工程または研磨工程を行ってもよい。前記付着膜酸化工程において、前記めっき層と離間しかつ互いに離間する、前記めっき金属の複数の付着膜の表面を酸化させてもよい。

本発明によれば、簡易な手法でめっき金属の影響を抑制することができる。

積層セラミックコンデンサの部分断面斜視図である。 外部電極の断面図であり、図１のＡ－Ａ線の部分断面図である。 露出面を模式的に表した拡大図である。 光電子スペクトルを例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 実施例１の付着膜の最表面の光電子スペクトルを示す図である。 実施例２の付着膜の最表面の光電子スペクトルを示す図である。 実施例３の付着膜の最表面の光電子スペクトルを示す図である。 比較例において、露出面に付着していた付着膜の最表面の光電子スペクトルを示す図である。 実施例１の付着膜において、最表面からの深さ方向におけるＳｎ３ｄ５の光電子ピークの変化を示す図である （ａ）は実施例１の付着膜において各深さにおけるＳ＿ｍｅｔａｌおよびＳ＿ｏｘｉｄｅの変化を示す図であり、（ｂ）は（ａ）の結果から得られた、各深さにおける酸化度を示す図である。 各測定点でのＳｎ濃度Ｃ＿Ｓｎを算出したものである。 直流抵抗の測定試験結果を示す図である。

以下、図面を参照しつつ、実施形態について説明する。

（実施形態）
まず、積層セラミックコンデンサについて説明する。図１は、積層セラミックコンデンサ１００の部分断面斜視図である。図１で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ（セラミック本体）１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面を側面と称する。外部電極２０ａ，２０ｂは、４つの側面に延在している。ただし、外部電極２０ａ，２０ｂは、４つの側面において互いに離間している。

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、積層チップ１０において、４つの側面のうち、誘電体層１１と内部電極層１２との積層方向（以下、積層方向と称する。）の上面と下面とに対応する２側面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の主成分材料は、誘電体層１１の主成分材料と同じである。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム）、ＣａＺｒＯ_３（ジルコン酸カルシウム）、ＣａＴｉＯ_３（チタン酸カルシウム）、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、ペロブスカイト構造を形成するＢａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。

図２は、外部電極２０ｂの断面図であり、図１のＡ－Ａ線の部分断面図である。なお、図２では断面を表すハッチを省略している。積層チップ１０の表面においては、主としてセラミック材料が露出している。したがって、積層チップ１０の表面に下地層無しでめっき層を形成することは困難である。そこで、図２で例示するように、外部電極２０ｂは、積層チップ１０の表面に形成された下地層２１上に、めっき層２２が形成された構造を有する。

下地層２１は、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛）などの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とし、下地層２１の緻密化のためのガラス成分、下地層２１の焼結性を制御するための共材、などのセラミックを含んでいる。ガラス成分は、Ｂａ，Ｓｒ，Ｃａ，Ｚｎ，Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層１１の主成分と同じ材料を主成分とするセラミック成分である。

めっき層２２は、Ｃｕ，Ｎｉ，Ａｌ，Ｚｎ，Ｓｎ（スズ）などの金属またはこれらの２以上の合金を主成分とする。めっき層２２は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。例えば、めっき層２２は、下地層２１側から順に、第１めっき層２３、第２めっき層２４および第３めっき層２５が形成された構造を有する。下地層２１およびめっき層２２は、積層チップ１０の両端面を覆うとともに、４つの側面の少なくともいずれかに延在している。本実施形態においては、下地層２１およびめっき層２２は、積層チップ１０の両端面から４つの側面に延在している。第１めっき層２３は、例えば、Ｃｕめっき層である。第２めっき層２４は、例えば、Ｎｉめっき層である。第３めっき層２５は、例えば、Ｓｎめっき層である。なお、図２では、外部電極２０ｂについて例示しているが、外部電極２０ａも同様の構造を有する。

めっき層２２は、めっき処理によって形成される。めっき形成時に、積層チップ１０の側面において外部電極２０ａ，２０ｂに覆われていない部分もめっき液に浸される。この場合、当該部分にめっき金属が付着するおそれがある。特に、積層セラミックコンデンサ１００の実装時における基板端子との接合性を向上させる目的でめっき層２２が厚く形成される場合に、充分な厚みを有するめっき層２２を形成しようとすると、めっき形成時にめっき金属が付着しやすくなる。セラミック電子部品の小型化の要求が進む中、小さい製品においては対向する外部電極間の距離が短くなっている。このような小さい製品において素体表面にわずかでもめっき金属が付着すると、電流のリークパスが形成されてしまい、絶縁抵抗が著しく低下するおそれがある。そこで、本実施形態に係る積層セラミックコンデンサ１００は、めっき金属の影響を抑制することができる構成を有している。

図３は、積層チップ１０の側面において、外部電極２０ａ，２０ｂに覆われていない部分（以下、露出面１４と称する）を模式的に表した拡大図である。図３で例示するように、露出面１４においては、付着膜（酸化物膜）１５が付着している。付着膜１５は、めっき層２２の形成時に付着したものである。したがって、付着膜１５は、めっき層２２に含まれるいずれかの金属を含む。付着膜１５は、外部電極２０ａ，２０ｂから離間している。複数の付着膜１５が、互いに離間して付着していてもよい。

本実施形態においては、付着膜１５は、少なくとも一部分が酸化物の形態で存在する。したがって、露出面１４において、付着膜１５の全てが酸化物の形態で存在していなくてもよい。例えば、付着膜１５の一部分が酸化物ではなく金属の形態で存在していてもよい。

具体的には、本実施形態においては、付着膜１５の最表面に対するＸＰＳ（Ｘ線光電子分光分析）によって得られる光電子スペクトルにおいて、酸化度＝（めっき金属の酸化物のピーク面積）／（めっき金属のピーク面積）が１３．１以上となっている。この構成により、付着膜１５の最表面におけるめっき金属が十分に酸化しているため、付着膜１５の絶縁抵抗が十分に大きくなり、積層セラミックコンデンサ１００の絶縁抵抗の低下を抑制することができる。付着膜１５は、めっき金属を酸化させれば得られるため、簡易な手法でめっき金属の影響を抑制することができる。なお、酸化度合が高いほど付着膜１５の絶縁抵抗が大きくなることから、付着膜１５の最表面の酸化度は、１５以上であることが好ましく、２０以上であることがより好ましい。

図４は、光電子スペクトルを例示する図である。図４において、横軸は束縛エネルギを示し、縦軸は光電子強度を示す。図４で例示するように、めっき金属のピークと、めっき金属の酸化物のピークとが得られる。このスペクトルから直線法、Ｓｈｉｒｌｅｙ法、Ｔｏｕｇａａｒｄ法、等を用いてバックグラウンドを差し引き、２つのＧａｕｓｓ関数、Ｌｏｒｅｎｔｚ関数、Ｖｏｉｇｔ関数、等を用いてピーク分離することで、それぞれの面積を算出することができる。めっき金属のピークの面積をＳ＿ｍｅｔａｌと称する。めっき金属の酸化物のピークの面積をＳ＿ｏｘｉｄｅと称する。例えば、めっき金属としてＳｎに着目した場合には、面積が算出されたそれぞれのピークに対し、４８４．５～４８５．４ｅＶに極大値を持つものの面積がＳ＿ｍｅｔａｌ、４８５．４～４８７ｅＶに極大値を持つものの面積がＳ＿ｏｘｉｄｅである。なお、以下の説明において、Ｓ＿ｍｅｔａｌおよびＳ＿ｏｘｉｄｅは、（Ｓ＿ｍｅｔａｌ＋Ｓ＿ｏｘｉｄｅ）に対する比率（％）で表すことにする。

付着膜１５において、深さ方向（表面から露出面１４側に向かう方向）において、酸化度合が異なっていてもよい。例えば、付着膜１５の表面に近いほど酸化度が高くなっていることが好ましい。この場合、付着膜１５の全てを酸化する必要がないため、めっき層２２などの他の金属の酸化を抑制することができる。一方で、付着膜１５の表面を電気が流れにくくなるため、リーク電流抑制の効果も得られる。効果的に絶縁抵抗の低下を抑制する観点から、例えば、ＸＰＳ（Ｘ線光電子分光分析）によって、素体表面に付着した付着膜１５の深さ方向の分布を調べた場合に、表面から付着膜１５が分布する最深部にかけて、１／４の深さにおいて上記酸化度が１．０以上となっていることが好ましく、１／２の深さにおいて上記酸化度が１．０以上となっていることがより好ましく、３／４の深さにおいて上記酸化度が１．０以上となっていることがさらに好ましい。

ここで、付着膜１５の深さについて説明する。一例として、付着膜１５に含まれるめっき金属がＳｎであり、誘電体層１１がチタン酸バリウムであるとする。この場合、Ｓｎ３ｄ５、Ｂａ３ｄ５、Ｔｉ２ｐに対して、積層チップ１０の側面において外部電極２０ａ，２０ｂに覆われていない部分の中央付近から内部にかけて、ＸＰＳの深さ方向分析を行う。エッチングレートは特に限定しないが、例えば１ｋＶや２ｋＶの加速電圧によるＡｒスパッタでエッチングしながら測定を行う。深さ方向の各測定点において、Ｓｎ３ｄ５、Ｂａ３ｄ５、Ｔｉ２ｐの光電子スペクトルに対して、直線法、Ｓｈｉｒｌｅｙ法、Ｔｏｕｇａａｒｄ法、等を用いてバックグラウンドを差し引いたあと、各ピーク面積値を算出し、Ｓ＿Ｓｎ、Ｓ＿Ｂａ、Ｓ＿Ｔｉとする。各測定点でのＳｎの濃度Ｃ＿Ｓｎを、光電子ピークごとに決められた相対感度係数α＿Ｓｎ、α＿Ｂａ、α＿Ｔｉを用いて、Ｃ＿Ｓｎ＝（Ｓ＿Ｓｎ／α＿Ｓｎ）／｛（Ｓ＿Ｓｎ／α＿Ｓｎ）＋（Ｓ＿Ｂａ／α＿Ｂａ）＋（Ｓ＿Ｔｉ／α＿Ｔｉ）｝×１００％で算出する。相対感度係数は、標準試料を用いて元素ごとに算出するか、あるいは、装置メーカーによってあらかじめ決められた推奨値を用いる。表面から順にＣ＿Ｓｎを算出した場合に、Ｃ＿Ｓｎが１％以上となる最後の測定点をＳｎの分布の最深部と定める。最深部をこのように定義した理由は、ＸＰＳの濃度定量の精度が数％オーダーといわれており、１％%未満の濃度での検出は、ノイズとの区別ができない可能性があるためである。最深部が定義されたら、最表面と最深部の半分に位置する測定点を１／２点、最表面側から計って深さ１／４に位置する測定点を１／４点、最表面側から計り、深さ３／４に位置する測定点を３／４点と定めることができる。

積層チップ１０の４側面の全部の露出面１４に、付着膜１５が形成されていることが好ましい。この場合、積層チップ１０の４側面の全部のリーク電流が抑制されるため、リーク電流抑制の効果が大きくなる。

本実施形態に係る構成は、外部電極同士の距離が短くリーク電流が発生しやすい場合に特に効果を奏する。例えば、外部電極２０ａと外部電極２０ｂとの離間距離が０．１ｍｍ以上０．７ｍｍ以下の場合に、特に大きい効果が得られる。離間距離が０．０５ｍｍ以上０．１３ｍｍ以下の場合には、さらに大きい効果が得られる。なお、離間距離とは、外部電極２０ａと外部電極２０ｂとが最も近づいている箇所の距離である。

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図５は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

（原料粉末作製工程）
まず、誘電体層１１の主成分であるセラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。

（積層工程）
次に、得られたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシートを塗工して乾燥させる。

次に、誘電体グリーンシートの表面に、内部電極形成用導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層１２のパターンを配置する。内部電極層形成用導電ペーストは、内部電極層１２の主成分金属の粉末と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、内部電極形成用導電ペーストには、共材として、誘電体層１１の主成分であるセラミック材料を分散させてもよい。

次に、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数（例えば２００～５００層）だけ積層する。積層したパターン形成シートの上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。これにより、略直方体形状のセラミック積層体が得られる。

その後、外部電極２０ａ，２０ｂの下地層となる金属導電ペーストを、カットした積層体の両端面にディップ法等で塗布して乾燥させる。これにより、積層セラミックコンデンサ１００の成型体が得られる。

（焼成工程）
このようにして得られた成型体を、２５０～５００℃のＮ_２雰囲気中で脱バインダした後に、還元雰囲気中で１１００～１３００℃で１０分～２時間焼成することで、誘電体グリーンシートを構成する各化合物が焼結して粒成長する。

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃～１０００℃で再酸化処理を行ってもよい。

（めっき工程）
その後、電解めっき処理等により、外部電極２０ａ，２０ｂの下地層に、めっき層２２を形成する。

（付着膜酸化工程）
めっき工程において、露出面１４にめっき金属の付着膜が形成される。そこで、付着膜を酸化させる工程を行う。付着膜を酸化させるためには、温度条件、湿度条件、酸素分圧条件、および熱処理時間を規定する必要がある。温度が高いほど、湿度が高いほど、酸素分圧が高いほど、熱処理時間が長いほど、付着膜を十分に酸化させることができるようになる。したがって、温度、湿度、酸素分圧、および熱処理時間に下限を設けることが好ましい。一方、いずれかのパラメータが大きすぎると、めっき層２２に厚い酸化膜が形成されるおそれがあるため、温度、湿度、酸素分圧、および熱処理時間に上限を設けることが好ましい。そこで、本実施形態においては、４０℃～６０℃、８０％ＲＨ～１００％ＲＨの大気中で、３時間～７２時間の熱処理を行う。または、１０００ｐｐｍ以下の酸素濃度の雰囲気（大気圧が１．０１３×１０^５Ｐａの場合に、１．０１３×１０^２＝１０１．３Ｐａ以下の酸素分圧）の雰囲気で、１４０℃～１６０℃の熱処理を６時間～２４時間行う。この構成により、めっき層２２を形成する際に露出面１４に付着しためっき金属を酸化させることができる。なお、上記酸化条件は、強酸化条件ではないため、外部電極２０ａ，２０ｂの酸化は抑制される。

（エッチング工程または研磨工程）
次に、めっき層２２の表面に対して、エッチングや研磨などを行う。それにより、付着膜酸化工程によってめっき層２２の表面に形成された酸化物を除去することができる。例えば、積層セラミックコンデンサ１００を表面実装できる程度にめっき層２２のめっき金属を露出させることが好ましい。

本実施形態に係る製造方法によれば、付着膜酸化工程を実施することで、外部電極２０ａ，２０ｂの酸化を抑制しつつ、露出面１４にめっき処理で付着しためっき金属を十分に酸化させることができる。それにより、付着膜１５の絶縁抵抗が十分に大きくなり、積層セラミックコンデンサ１００の絶縁抵抗の低下を抑制することができる。付着膜１５は、めっき金属を酸化させれば得られるため、簡易な手法でめっき金属の影響を抑制することができる。外部電極２０ａ，２０ｂの表面の一部が酸化しても、その後にエッチング工程または研磨工程を行うことで、積層セラミックコンデンサ１００の表面実装に対する影響を抑制することができる。

なお、上記実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタ、サーミスタなどの、他の電子部品を用いてもよい。

以下、実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

（実施例１～３）
チタン酸バリウム粉末に必要な添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料およびカバー材料を得た。誘電体材料に有機バインダおよび溶剤を加えてドクターブレード法にて誘電体グリーンシートを作製した。有機バインダとしてポリビニルブチラール（ＰＶＢ）等を用い、溶剤としてエタノール、トルエン等を加えた。その他、可塑剤などを加えた。

次に、内部電極層１２の主成分金属（Ｎｉ）の粉末と、共材（チタン酸バリウム）と、バインダ（エチルセルロース）と、溶剤と、必要に応じてその他助剤とを含んでいる内部電極形成用導電ペーストを作製した。

誘電体シートに内部電極形成用導電ペーストをスクリーン印刷した。内部電極形成用導電ペーストを印刷したシートを１８０枚重ね、その上下にカバーシートをそれぞれ積層した。その後、熱圧着によりセラミック積層体を得て、所定の形状に切断した。

得られたセラミック積層体を２５０℃～５００℃のＮ_２雰囲気中で脱バインダした後に、セラミック積層体の両端面から各側面にかけて、Ｎｉを主成分とする金属フィラー、共材、バインダ、溶剤などを含む金属ペーストを塗布し、乾燥させた。その後、金属ペーストが塗布された成型体を、酸素分圧１０^－５～１０^－８ａｔｍの還元性雰囲気中において１１００℃～１３００℃で金属ペーストを成型体と同時に焼成して焼結体を得た。

得られた焼結体の形状寸法は、長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであった。誘電体層１１の１層あたりの平均厚みは、１．２μｍであった。その後、Ｎ_２雰囲気下６００℃～１０００℃の温度で再酸化処理を行った。その後、電解めっき処理により、Ｎｉめっき層およびＳｎめっき層を形成することで、めっき層２２を形成した。

その後、実施例１～実施例３に対して、付着膜酸化工程を行った。実施例１では、６０℃、８０％ＲＨの大気中で４８時間の熱処理を行った。これにより、露出面１４の付着膜１５を酸化させた。実施例２では、１５０℃、１０１．３Ｐａ以下の酸素分圧の雰囲気で２４時間の熱処理を行った。実施例３では、４０℃、１００％ＲＨの大気中で３時間の熱処理を行った。比較例では、めっき層２２の形成後に熱処理を行わなかった。

その後、ＸＰＳ（アルバック・ファイ製Ｑｕａｎｔｅｒａ ＳＸＭ）の深さ方向分析（スパッタ電圧２ｋＶ）を実施し、露出面１４の付着膜１５の酸化度を調べた。ＸＰＳ分析で得られたデータは、アルバック・ファイ製のＸＰＳ用データ解析ソフトである「ＭｕｌｔｉＰａｋ」を使用してつぎのような処理をおこなった。まず、カーブフィット「Ｃｕｒｖｅ Ｆｉt」機能を選択し、バックグラウンドタイプに「Ｓｈｉｒｌｅｙ法」を選択した。結合エネルギが４８１．８～４９１．４ｅＶの範囲を指定して、ソフトの機能でバックグラウンドを引いた。次に、フィッティング関数として「Ｇａｕｓｓ－Ｌｏｒｅｎｔｚ」を選択し、Ｓ＿ｍｅｔａｌを特定する４８４．５ｅＶとＳ＿ｏｘｉｄｅを特定する４８６ｅＶにピーク位置を持つ仮の曲線をそれぞれ１つずつ作成した。計算を実行させてカーブフィッティングをおこない、光電子スペクトルのラインを確定させた。同ラインに基づいてそれぞれのピーク面積をソフトの機能にしたがって算出した。

図６は、実施例１の付着膜１５の最表面の光電子スペクトルを示す図である。図７は、実施例２の付着膜１５の最表面の光電子スペクトルを示す図である。図８は、実施例３の付着膜１５の最表面の光電子スペクトルを示す図である。図９は、比較例において、露出面１４に付着していた付着膜の最表面の光電子スペクトルを示す図である。図６～図９のいずれにおいても、ＳｎおよびＳｎＯの光電子スペクトルが得られている。

表１は、実施例１～３および比較例の付着膜の最表面のＳ＿ｍｅｔａｌ、Ｓ＿ｏｘｉｄｅ、および酸化度を示す。表１に示すように、比較例と比較して、実施例１～３では酸化度が高くなった。これは、付着膜酸化処理を行ったからであると考えられる。なお、実施例３よりも実施例２において酸化度が高く、実施例２よりも実施例１において酸化度が高くなった。これは、実施例３よりも実施例２において付着膜酸化工程の酸化性が高く、実施例２よりも実施例１において付着膜酸化工程の酸化性が高かったからであると考えられる。

図１０は、実施例１の付着膜１５において、最表面からの深さ方向におけるＳｎ３ｄ５の光電子ピークの変化を示す図である。図１０に示すように、最表面において光電子強度のピーク面積が最も大きく、深さ方向に進むにつれて光電子強度のピーク面積が小さくなっていることがわかる。したがって、１／４点、１／２点、および３／４点の定義に、光電子強度のピーク面積を利用できることがわかる。

図１１（ａ）は、実施例１の付着膜１５において、各深さにおけるＳ＿ｍｅｔａｌおよびＳ＿ｏｘｉｄｅの変化を示す図である。図１１（ｂ）は、図１１（ａ）の結果から得られた、各深さにおける酸化度を示す図である。図１１（ａ）および図１１（ｂ）で示すように、深さ方向に進むにつれて、Ｓ＿ｏｘｉｄｅが小さくなり、Ｓ＿ｍｅｔａｌが大きくなっている。したがって、最表面において酸化度が最も高く、深さ方向に進むにつれて酸化度が小さくなっている。このように、深さ方向において酸化度に勾配が生じている。実施例２および実施例３でも、同様に、最表面の酸化度が最も高く、深さ方向に進むにつれて酸化度が小さくなるものと考えられる。図１２は、各測定点でのＳｎ濃度Ｃ＿Ｓｎを算出したものである。なお、Ｃ＿ＴｉおよびＣ＿Ｂａは、各測定点でのＴｉ濃度およびＢａ濃度のことである。Ｃ＿Ｔｉ＝（Ｓ＿Ｔｉ／α＿Ｔｉ）／｛（Ｓ＿Ｂａ／α＿Ｂａ）＋（Ｓ＿Ｔｉ／α＿Ｔｉ）＋（Ｓ＿Ｓｎ／α＿Ｓｎ）｝×１００％であり、Ｃ＿Ｂａ＝（Ｓ＿Ｂａ／α＿Ｂａ）／｛（Ｓ＿Ｂａ／α＿Ｂａ）＋（Ｓ＿Ｔｉ／α＿Ｔｉ）＋（Ｓ＿Ｓｎ／α＿Ｓｎ）｝×１００％である。これらの結果を用いれば付着膜１５の深さを定義できることがわかる。

続いて、実施例１～３および比較例の積層セラミックコンデンサ１００に対し、ＬＣＲメータによって、４Ｖの電圧を６０秒印加した状態で、直流抵抗を測定した。試験結果を表２および図１３に示す。１０ＭΩ以上の直流抵抗が得られたものを「良」と判定し、１０ＭΩ以上の直流抵抗が得られなかったものを「不良」と判定した。各深さにおける酸化度と、直流抵抗の試験結果を示す。表２および図１３に示すように、実施例１～３のいずれにおいても、直流抵抗試験は「良」と判定された。一方、比較例においては、直流抵抗試験は「不良」と判定された。これは、実施例１～３では、付着膜１５の最表面の酸化度が１３．１以上となり、表面リークが抑制されたからであると考えられる。また、実施例３よりも実施例２の直流抵抗が大きくなり、実施例２よりも実施例１の直流抵抗が大きくなった。この結果から、酸化度が高いほど直流抵抗が大きくなることがわかった。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
２０ａ，２０ｂ 外部電極
２１ 下地層
２２ めっき層
２３ 第１めっき層
２４ 第２めっき層
２５ 第３めっき層
１００ 積層セラミックコンデンサ

Claims (12)

1. 少なくとも対向する２端面を有し、内部に内部電極層を有し、略直方体形状を有するセラミック本体と、
   前記２端面に形成された１対の外部電極と、を備え、
   前記外部電極は、少なくとも１層のめっき層を備え、
   前記セラミック本体の前記２端面以外の４側面の少なくともいずれかにおいて前記外部電極が設けられていない領域に、前記めっき層を構成するめっき金属の酸化物膜が前記外部電極から離間して備わっており、
   前記酸化物膜の最表面の光電子スペクトルにおいて、（前記めっき金属の酸化物のピーク面積）／（前記めっき金属のピーク面積）が１３．１以上であることを特徴とするセラミック電子部品。
2. 前記酸化物膜は、前記最表面から深さ方向に向かって、（前記めっき金属の酸化物のピーク面積）／（前記めっき金属のピーク面積）が異なっていることを特徴とする請求項１記載のセラミック電子部品。
3. 前記酸化物膜の最表面から１／４の深さにおいて、（前記めっき金属の酸化物のピーク面積）／（前記めっき金属のピーク面積）が１以上であることを特徴とする請求項１または２に記載のセラミック電子部品。
4. 前記酸化物膜は、前記４側面の全てに備わっていることを特徴とする請求項１～３のいずれか一項に記載のセラミック電子部品。
5. 前記１対の外部電極は、０．１ｍｍ以上０．７ｍｍ以下離間していることを特徴とする請求項１～４のいずれか一項に記載のセラミック電子部品。
6. 前記１対の外部電極は、０．０５ｍｍ以上０．１３ｍｍ以下離間していることを特徴とする請求項１～４のいずれか一項に記載のセラミック電子部品。
7. 前記めっき金属は、Ｓｎであることを特徴とする請求項１～６のいずれか一項に記載のセラミック電子部品。
8. 前記ピーク面積は、アルバック・ファイ製のＸＰＳ用データ解析ソフトである「ＭｕｌｔｉＰａｋ」を使用して、カーブフィット「Ｃｕｒｖｅ Ｆｉt」機能を選択しバックグラウンドタイプに「Ｓｈｉｒｌｅｙ法」を選択し、結合エネルギが４８１．８～４９１．４ｅＶの範囲を指定して、ソフトの機能でバックグラウンドを引き、フィッティング関数として「Ｇａｕｓｓ－Ｌｏｒｅｎｔｚ」を選択し、Ｓ＿ｍｅｔａｌを特定する４８４．５ｅＶとＳ＿ｏｘｉｄｅを特定する４８６ｅＶにピーク位置を持つ仮の曲線をそれぞれ１つずつ作成し、計算を実行させてカーブフィッティングをおこない、光電子スペクトルのラインを確定させ、同ラインに基づいてそれぞれのピーク面積をソフトの機能にしたがって算出された値であることを特徴とする請求項７に記載のセラミック電子部品。
9. 前記酸化物膜が複数設けられており、互いに離間するとともに、前記外部電極から離間していることを特徴とする請求項１～８のいずれか一項に記載のセラミック電子部品。
10. 少なくとも対向する２端面を有し、内部に内部電極層を有し、略直方体形状を有し、前記２端面から前記セラミック本体の４側面の少なくともいずれかにかけて延在領域を有し金属を主成分とする下地層が形成されたセラミック本体において、
    めっき処理により、前記下地層上にめっき層を形成するめっき工程と、
    前記めっき工程後に、前記めっき層と離れて設けられためっき金属の付着膜の表面を酸化させる付着膜酸化工程と、を含むことを特徴とするセラミック電子部品の製造方法。
11. 前記付着膜酸化工程後に前記めっき層に対して酸化物の除去を行うエッチング工程または研磨工程、を含むことを特徴とする請求項１０記載のセラミック電子部品の製造方法。
12. 前記付着膜酸化工程において、前記めっき層と離間しかつ互いに離間する、前記めっき金属の複数の付着膜の表面を酸化させることを特徴とする請求項１０または請求項１１に記載のセラミック電子部品の製造方法。

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