WO2024062980A1 - 積層セラミック電子部品及びその製造方法 - Google Patents

積層セラミック電子部品及びその製造方法 Download PDF

Info

Publication number
WO2024062980A1
WO2024062980A1 PCT/JP2023/033293 JP2023033293W WO2024062980A1 WO 2024062980 A1 WO2024062980 A1 WO 2024062980A1 JP 2023033293 W JP2023033293 W JP 2023033293W WO 2024062980 A1 WO2024062980 A1 WO 2024062980A1
Authority
WO
WIPO (PCT)
Prior art keywords
side margin
lamination
electronic component
ceramic electronic
cover layer
Prior art date
Application number
PCT/JP2023/033293
Other languages
English (en)
French (fr)
Inventor
島崎恭輔
西川潤
齋藤正貴
Original Assignee
太陽誘電株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 太陽誘電株式会社 filed Critical 太陽誘電株式会社
Publication of WO2024062980A1 publication Critical patent/WO2024062980A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic electronic component and a manufacturing method thereof.
  • a multilayer ceramic capacitor includes a laminated portion in which internal electrodes and dielectric layers are alternately laminated, and a side margin portion that covers both sides of the laminated portion (see, for example, Patent Documents 1 to 3).
  • the side margin portion is sometimes formed after the formation of the laminated portion in order to improve capacitance without requiring a design margin that takes into account printing accuracy of internal electrodes, lamination accuracy, etc.
  • a method of forming the side margin portion for example, there is a method of pressing the side surface of the laminated portion against the green sheet and separating a portion of the green sheet stuck to the side surface from the other portion as the side margin portion.
  • the side margin portion when the side margin portion is formed as described above, there is a risk that the side margin portion may peel off from the laminated portion due to stress caused by a difference in thermal contraction rate between the side margin portion and the laminated portion during the firing process of a multilayer ceramic capacitor, for example. If the side margin portion peels off, moisture may enter through the gap created by the peeling, and the characteristics of the multilayer ceramic capacitor may deteriorate.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a multilayer ceramic electronic component that can suppress peeling of the side margin portion, and a method for manufacturing the same.
  • the multilayer ceramic electronic component of the present invention includes a plurality of internal electrode layers and a plurality of dielectric layers that are alternately laminated, and a cover provided on the outside in the lamination direction of the plurality of internal electrode layers and the plurality of dielectric layers.
  • a substantially rectangular parallelepiped-shaped laminated portion including a layer; a side margin portion provided on a side facing in a first direction substantially perpendicular to the lamination direction among the six surfaces of the laminated portion; an external electrode provided on an end face facing a second direction substantially orthogonal to the first direction and the lamination direction, and connected to the internal electrode layer;
  • a cross section of the laminated portion along one direction is viewed, in at least one corner of the laminated portion, a first end of the side margin portion in the lamination direction is a portion of the cover layer in the first direction. It is characterized by being in contact with the second end from the stacking direction.
  • the at least one corner may have a curved surface that is convex outward, and the first end may contact the curved surface provided at the second end from the stacking direction.
  • the ratio of the distance between the tip of the first end portion and the side surface in the first direction of the side margin portion to the thickness of the cover layer in the lamination direction is 0.2. It may be more than that.
  • the ratio of the distance between the tip of the first end portion and the side surface in the first direction of the side margin portion to the thickness of the cover layer in the lamination direction is 0.5. It may be more than that.
  • the ratio of the distance between the tip of the first end of the side margin portion in the first direction and the side surface to the thickness of the cover layer in the stacking direction may be 2.8 or less.
  • the ratio of the distance between the tip of the first end portion and the side surface in the first direction of the side margin portion to the thickness of the cover layer in the lamination direction is 1.0. It may be the following.
  • the distance between the tip of the first end and the side surface in the first direction is 2.1 to 240.2 ⁇ m
  • the thickness of the cover layer in the lamination direction is: It may be 11.2 to 85.2 ⁇ m.
  • the distance between the tip of the first end portion and the side surface in the first direction is 5.0 to 200.0 ⁇ m
  • the thickness of the cover layer in the lamination direction is: It may be 10.0 to 90.0 ⁇ m.
  • the distance between the tip of the first end portion and the side surface in the first direction is 10.0 to 90.0 ⁇ m
  • the thickness of the cover layer in the lamination direction is: It may be 20.0 to 55.0 ⁇ m.
  • the method for manufacturing a multilayer ceramic electronic component of the present invention includes a plurality of internal electrode layers and a plurality of dielectric layers that are alternately laminated, and a plurality of internal electrode layers and a plurality of dielectric layers that are provided on the outside in the lamination direction of the plurality of internal electrode layers and the plurality of dielectric layers.
  • polishing a substantially rectangular parallelepiped-shaped laminated portion including a covered cover layer, and forming a side margin portion on a side facing in a first direction substantially perpendicular to the lamination direction among six surfaces of the laminated portion; a step of forming an external electrode connected to the internal electrode layer on an end surface of the six surfaces of the laminated portion facing in a second direction substantially perpendicular to the first direction and the lamination direction; and the step of forming the side margin portion includes forming the side margin portion in at least one corner of the laminated portion when a cross section of the laminated portion along the lamination direction and the first direction is viewed.
  • a first end of the cover layer in the stacking direction is formed so as to be in contact with a second end of the cover layer in the first direction from the stacking direction.
  • the step of polishing the laminated portion forms an outwardly convex curved surface on the at least one corner
  • the step of forming the side margin portion includes It may be formed so as to be in contact with the curved surface provided at the second end from the stacking direction.
  • FIG. 1 is a perspective view showing an example of a multilayer ceramic capacitor according to an embodiment.
  • 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line AA in FIG. 1.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line BB in FIG. 1.
  • FIG. 2 is a cross-sectional view of a comparative multilayer ceramic capacitor taken along line BB in FIG. 1.
  • FIG. It is a flow chart showing an example of a manufacturing process of a multilayer ceramic capacitor. It is a sectional view showing an example of a lamination process. It is a side view of 2 s of laminated parts which shows an example of a polishing process.
  • FIG. 7 is a side view (part 2) showing an example of the side margin forming step when the end face of the laminated portion is viewed from the front.
  • FIG. 7 is a side view (part 3) showing an example of the side margin forming step when the end face of the laminated portion is viewed from the front.
  • FIG. 1 is a perspective view showing an example of a multilayer ceramic capacitor 1 according to an embodiment.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line AA in FIG.
  • FIG. 3A is a cross-sectional view of the multilayer ceramic capacitor 1 taken along the line BB in FIG.
  • the multilayer ceramic capacitor 1 is an example of a multilayer ceramic electronic component.
  • the multilayer ceramic capacitor 1 includes a multilayer chip 2 having a substantially rectangular parallelepiped shape, and external electrodes 3a and 3b provided on a pair of end faces 2A and 2B facing each other in the longitudinal direction of the multilayer chip 2.
  • FIG. 2, FIG. 3A, and FIG. 3B show an X direction, a Y direction, and a Z direction that are orthogonal to each other.
  • the X direction is the length (L) direction of the multilayer ceramic capacitor 1, and corresponds to the direction in which the pair of end faces of the multilayer chip 2 face each other.
  • the Y direction is the width (W) direction of the multilayer ceramic capacitor 1, and corresponds to the direction in which the pair of side surfaces of the multilayer chip 2 face each other.
  • the Z direction is the height (H) direction of the multilayer ceramic capacitor 1 and coincides with the stacking direction of the multilayer ceramic capacitor 1. Note that the width direction is an example of the first direction, and the length direction is an example of the second direction.
  • the multilayer chip 2 covers a substantially rectangular parallelepiped-shaped multilayer portion 2s having a multilayer structure and a pair of side surfaces 2E and 2F of the multilayer ceramic capacitor 1, which face each other in the width direction. It has a pair of side margin parts 40 and 41.
  • dielectric layers 22 containing a ceramic material functioning as a dielectric and internal electrode layers 23 are alternately laminated, and the dielectric layers 22 and internal electrode layers 23 are sandwiched from both sides in the lamination direction.
  • a pair of cover layers 20 and 21 are stacked on top of each other.
  • the side margin portions 40 and 41 are arranged adjacent to both ends of each internal electrode layer 23 that is drawn out and exposed to the pair of side surfaces 2E and 2F of the laminated portion 2s. Thereby, the cover layers 20 and 21 and the side margin parts 40 and 41 protect the internal electrode layer 23.
  • the internal electrode layer 23 is mainly composed of base metals such as Ni (nickel), Cu (copper), and Sn (tin).
  • the internal electrode layer 23 may contain noble metals such as Pt (platinum), Pd (palladium), Ag (silver), and Au (gold), or Sn, and an alloy containing these may be used as the main component of the internal electrode layer 23. It's okay.
  • the dielectric layer 22 has, for example, a ceramic material having a perovskite structure represented by the general formula ABO3 as a main phase.
  • the perovskite structure includes ABO 3- ⁇ that deviates from the stoichiometric composition.
  • the ceramic materials include BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), MgTiO 3 (magnesium titanate), and perovskite structures. Select and use at least one of Ba 1-x-y Ca x Sry Ti 1-z Zr z O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) to form.
  • Ba 1-x-y Ca x Sry Ti 1-z Zr z O 3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium zirconate titanate, calcium zirconate titanate, and zirconate titanate. Barium calcium, etc.
  • cover layers 20 and 21 mainly contain a ceramic material.
  • the material of the cover layers 20 and 21 is the same as that of the dielectric layer 22 in that the main component is a ceramic material.
  • the cover layers 20 and 21 are provided on the outside of each dielectric layer 22 in the lamination direction, and constitute the upper surface 2C and the lower surface 2D of the lamination section 2s in the lamination direction.
  • the side margin parts 40 and 41 are mainly made of ceramic material.
  • the main components of the side margin parts 40 and 41 are the same as that of the dielectric layer 22 and the ceramic material.
  • the side margin parts 40 and 41 are formed on the side surfaces 2E and 2F after the laminated part 2s is formed.
  • the external electrodes 3a and 3b respectively cover end surfaces 2A and 2B that face each other in the longitudinal direction of the stacked portion 2s.
  • the length direction is an example of a second direction substantially orthogonal to the stacking direction and the width direction, and is the direction in which the internal electrode layer 23 is drawn out.
  • the external electrodes 3a and 3b extend to the upper surface 2C, the lower surface 2D, and the two side surfaces 2E and 2F.
  • the external electrodes 3a and 3b are spaced apart from each other on the top surface 2C, bottom surface 2D, and two side surfaces 2E and 2F.
  • the external electrodes 3a and 3b have a base metal film containing a metal such as Cu, Ni, Al (aluminum), or Zn (zinc), or an alloy of two or more of these (for example, an alloy of Cu and Ni) as a main component. , a glass component for densification of the external electrodes 3a, 3b, and a common material for controlling the sinterability of the external electrodes 3a, 3b.
  • the glass components are oxides such as Ba (barium), Sr (strontium), Ca (calcium), Zn (zinc), Al, Si (silicon), and B (boron).
  • the common material is, for example, a ceramic component whose main component is the same material as the main component of the dielectric layer 22.
  • the external electrodes 3a and 3b may include a plating layer covering the base metal film.
  • the plating layer may have a base metal such as Ni, Cu, or Sn as a main component.
  • a layer of conductive resin such as epoxy resin and urethane resin may be formed between the underlying metal film and the plating layer.
  • each internal electrode layer 23 in the length direction are divided into an end surface 2A where the external electrode 3a of the laminated chip 2 is provided and an end surface 2B where the external electrode 3b is provided. They are alternately pulled out and exposed. Thereby, each internal electrode layer 23 is alternately electrically connected to the external electrodes 3a and 3b in the stacking direction. That is, the external electrodes 3a, 3b of each end surface 2A, 2B are alternately connected to each internal electrode layer 23 along the stacking direction.
  • each end of the side margin parts 40, 41 in the stacking direction is 4e is in contact with each end 20e, 21e in the width direction of the cover layers 20, 21 from the stacking direction. Thereby, each end 20e, 21e of the cover layers 20, 21 is covered by the end 4e of the side margin parts 40, 41.
  • Each end 20e, 21e of the cover layers 20, 21 has a curved shape with rounded corners by polishing.
  • the end portions 4e of the side margin portions 40, 41 in the stacking direction are extended to cover the central region in the width direction so as to ride on this curved region.
  • FIG. 3B is a cross-sectional view of the multilayer ceramic capacitor 1a for comparison along line BB in FIG. 1.
  • the comparative multilayer ceramic capacitor 1a has side margin parts 40a, 41a instead of the side margin parts 40, 41, and has cover layers 20a, 21a instead of the cover layers 20, 21.
  • the end portions 20ae, 21ae of the cover layers 20a, 21a in the width direction of the multilayer chip 2 are not curved but have substantially right angle corners. Therefore, the boundary between the end portions 4ae of the side margin portions 40a, 41a in the lamination direction and the end portions 20ae, 21ae of the cover layers 20a, 21a in the width direction is not a curve but a substantially straight line along the lamination direction. Therefore, the end portions 4ae of the side margin portions 40a, 41a are in contact with the end portions 20ae, 21ae of the cover layers 20a, 21a from the width direction, not from the stacking direction of the stacked chips 2.
  • each end 4e of the side margin parts 40, 41 in the stacking direction is connected to each end 20e, 21e of the cover layers 20, 21 in the width direction. Since the contact area between the side margin parts 40, 41 and the laminated part 2s is increased by the contact between the side margin parts 40, 41 and the laminated part 2s, the adhesion force of the side margin parts 40, 41 to the laminated part 2s is increased. Therefore, peeling of the side margin parts 40, 41 from the laminated part 2s is suppressed.
  • each end 4e of the side margin parts 40, 41 in the stacking direction of the stacked chip 2 is an example of a first end
  • each end 20e, 21e of the cover layers 20, 21 in the width direction of the stacked part 2s is This is an example of the second end.
  • Each corner 2r of the laminate 2s is formed with an outwardly convex curved surface, for example by barrel polishing.
  • the end 4e of the side margin 41 contacts the curved surface of the corner 2r provided at each end 20e, 21e of the cover layers 20, 21 from the lamination direction. For this reason, the end 4e of the side margin 40, 41 is formed to extend toward the center in the width direction along the curved surface of the corner 2r. Therefore, the contact area between the side margin 40, 41 and the laminate 2s is increased compared to when the corner 2r is formed with a flat surface rather than a curved surface, making it possible to increase the adhesion.
  • the thickness of the cover layer 20 in the lamination direction is b ⁇ m
  • the distance between the tip P of the end 4e of the side margin part 41 and the side surfaces 2E, 2F of the lamination part 2s in the width direction. is defined as a ⁇ m
  • the ratio of distance a to thickness b (a/b) is defined as a parameter R indicating the degree of bending.
  • the parameter R can be adjusted depending on the execution conditions (for example, time) of the barrel polishing of the laminated portion 2s, the density of the green sheets of the material of the cover layers 20 and 21, and the like.
  • the parameter R of the multilayer ceramic capacitor 1 of the embodiment is greater than zero.
  • the larger the parameter R is the more the adhesion between the side margin parts 40, 41 and the laminated part 2s increases, making it difficult for them to separate.
  • the larger the parameter R the longer the distance from the outside to the internal electrode layer 23 along the boundary between the side margin parts 40, 41 and the laminated part 2s. Since moisture easily enters the interior along the boundaries between the side margin parts 40, 41 and the laminated part 2s, the greater the parameter R, the longer the intrusion path becomes, and the moisture resistance of the multilayer ceramic capacitor 1 improves.
  • the parameter R is 0.2 or more, a sufficiently large adhesion force is obtained between the laminated portion 2s and the side margin portions 40, 41, so that peeling of the side margin portions 40, 41 can be suppressed more effectively. Furthermore, it is more preferable that the parameter R is 0.5 or more, since the path of moisture penetration becomes sufficiently long. Further, it is preferable that the parameter R is 2.8 or less because it facilitates the formation of the side margin portions 40 and 41. Furthermore, it is more preferable to set the parameter R to 1.0 or less, since the internal electrode layer 23 is less likely to be scraped even if the laminated portion 2s is polished, and loss of capacitance can be suppressed.
  • the distance a between the tip P and the side surfaces 2E and 2F shown in FIG. 3A is 2.1 to 240.2 ⁇ m, and the thickness b of the cover layer is 11.2 to 85.2 ⁇ m.
  • the ranges of distance a and thickness b in this way, a sufficiently wide area is secured for the side margin parts 40 and 41 to exhibit adhesion to the laminated part 2s, thereby suppressing separation of the side margin parts 40 and 41. can.
  • the distance a is set to 5.0 to 200.0 ⁇ m and the thickness b is set to 10.0 to 90.0 ⁇ m, the path for moisture to enter the laminated chip 2 from the outside becomes sufficiently long.
  • the distance a may be set to 10.0 to 90.0 ⁇ m
  • the thickness b may be set to 20.0 to 55.0 ⁇ m.
  • the distance a is preferably 200 ⁇ m or less, more preferably 90 ⁇ m or less. Further, since a sufficiently large adhesion force can be obtained between the laminated portion 2s and the side margin portions 40, 41, the distance a is preferably 5 ⁇ m or more, and more preferably 10 ⁇ m or more.
  • the distance b is preferably 90 ⁇ m or less, more preferably 55 ⁇ m or less. Furthermore, the longer the distance b, the stronger the multilayer ceramic capacitor 1 becomes against external shocks, and the longer the path for moisture to enter. Therefore, the distance b is preferably 10 ⁇ m or more, more preferably 20 ⁇ m or more.
  • FIG. 4 is a flowchart showing an example of the manufacturing process of the multilayer ceramic capacitor 1. This manufacturing process is an example of a method for manufacturing a laminated ceramic electronic component.
  • a green sheet forming step St1 is performed.
  • a dielectric material obtained by adding various additive compounds (sintering aids, etc.) to ceramic powder is mixed with a binder such as polyvinyl butyral (PVB) resin and an organic solvent such as ethanol or toluene. , plasticizer and wet-mix.
  • a dielectric green sheet is coated on a base material by, for example, a die coater method or a doctor blade method, and then dried.
  • the base material is, for example, a PET (polyethylene terephthalate) film.
  • the additive compounds of the ceramic powder include Mg (magnesium), Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Sm (samarium), Eu (europium), Gd ( oxides of gadolinium), Tb (terbium), Dy (dysprosium), Ho (holmium), Er (erbium), Tm (thulium) and Yb (ytterbium)), as well as Co (cobalt), Ni, Li (lithium) , B (boron), Na (sodium), K (potassium), and Si (silicon) or glass.
  • an internal electrode printing step St2 is performed.
  • a plurality of internal electrode patterns corresponding to the internal electrode layer 23 are separated from each other by printing a metal conductive paste for forming internal electrodes containing an organic binder on a dielectric green sheet on a base material by gravure printing. to form a film.
  • Ceramic particles are added to the metal conductive paste as a co-material.
  • the main component of the ceramic particles is not particularly limited, it is preferably the same as the main component ceramic of the dielectric layer 22.
  • FIG. 5 is a cross-sectional view showing an example of the lamination step St3.
  • a laminated sheet 5S is formed by laminating dielectric green sheets 5 on which internal electrode patterns 6, which will become internal electrode layers 23, are printed.
  • Dielectric green sheets 5a and 5b corresponding to the cover layers 20 and 21 are laminated on both end faces of the laminated sheet 5S in the lamination direction, respectively.
  • a crimping step St4 is performed.
  • the plurality of dielectric green sheets 5, 5a, and 5b are bonded together by applying pressure to the laminated sheet 5S.
  • the compression means include, but are not limited to, a hydrostatic press.
  • a cutting step St5 is performed.
  • a plurality of laminated portions 2s are obtained by cutting the laminated sheet 5S in the lamination direction along a predetermined cut line LW using a cutting blade.
  • polishing process Next, a polishing step St6 is performed. This will be explained below with reference to FIG.
  • FIG. 6 is a side view of the laminated portion 2s showing an example of the polishing step St6.
  • FIG. 6 shows an end surface 2A of the laminated portion 2s before firing.
  • the laminated portion 2s is polished by a technique such as barrel polishing.
  • the corner portion 2r of the laminated portion 2s is rounded.
  • the parameter R can be adjusted within the above range by appropriately setting the execution conditions (for example, time) for barrel polishing the laminated portion 2s.
  • the distance a shown in FIG. 3A increases.
  • FIG. 7 to 9 are side views showing an example of the side margin forming step St7 when the end surface 2A of the laminated portion 2s is viewed from the front.
  • the process of forming the side margin part 41 on one side surface 2F is described, but the process of forming the side margin part 40 on the other side surface 2E is also similar.
  • a dielectric green sheet 91 is placed on the surface of a flat elastic body 92. Further, one side surface 2E of the laminated portion 2s is fixed with tape 90, and the laminated portion 2s is arranged above the other side surface 2F so as to face the surface of the dielectric green sheet 91.
  • the tape 90 is moved downward by a pressing device (not shown). As a result, the laminated portion 2s moves toward the dielectric green sheet 91 as indicated by the symbol D.
  • the side surface 2F of the laminated portion 2s is pressed against the surface of the dielectric green sheet 91, as shown in FIG.
  • the pressed portion of the dielectric green sheet 91 is depressed by the pressure from the laminated portion 2s, and the elastic body 92 below it is also depressed.
  • the corresponding portion of the dielectric green sheet 91 is pressed against the side surface 2F of the laminated portion 2s by the restoring force from the elastic body 92.
  • a portion of the dielectric green sheet 91 sticks to the side surface 2F.
  • the dielectric green sheets 91 are stuck along the corners 2r of the stacked portion 2s at both ends of the side surface 2F in the stacking direction. Thereafter, when the pressing force of the laminated portion 2s increases, a shearing force is generated between the portion where the dielectric green sheet 91 is stuck and the other portion, so that both portions are separated from each other.
  • the tape 90 is moved upward by a pressing device (not shown).
  • the laminated portion 2s moves away from the elastic body 92 as indicated by the symbol U.
  • the separated portion of the dielectric green sheet 91 sticks to the side surface 2F of the laminated portion 2s, and is formed as the side margin portion 41.
  • the side margin parts 41 and 40 are formed on the side surfaces 2F and 2E of the laminated part 2s, respectively, and the laminated part 2s before firing is produced.
  • the parameter R of the degree of bending of the corner portion 2r is too large, sufficient shearing force cannot be obtained when pressing the laminated portion 2s, so that the side margin portion 41 may not be formed normally. From this point of view, it is preferable to select the elastic body 92 that deforms more than the size of the corner 2r under a predetermined pressing force.
  • a repolishing step St8 is performed.
  • the laminated portion 2s on which the side margin portions 40 and 41 are formed is polished again by a technique such as barrel polishing. As a result, the corners of the side margin portions 40 and 41 are rounded.
  • an external electrode forming step St9 is performed. This process covers the pair of end faces 2A, 2B of the stacked chip 2 including the side margin parts 40, 41, respectively, and forms the base of the pair of external electrodes 3a, 3b alternately connected to the internal electrode layers 23 along the stacking direction.
  • a process of forming a metal film In this step, a conductive paste containing, for example, metal powder, glass frit, binder, and solvent is applied to each end surface 2A, 2B, upper surface 2C, lower surface 2D, and each side surface 2E, 2F of the laminated chip 2.
  • the base metal film of the external electrodes 3a and 3b is formed by baking. Note that the binder and solvent are evaporated by baking.
  • An example of a method for applying the conductive paste is a dipping method. Further, the base metal film of such external electrodes 3a, 3b may be formed by sputtering method.
  • a firing step St10 is performed.
  • the laminated chip 2 on which the external electrodes 3a and 3b are formed is subjected to binder removal treatment in an N2 atmosphere at 250 to 500°C, and then baked at 1300 to 1400°C for about 1 hour in a reducing atmosphere. , each particle in the laminated chip 2 is sintered. In this manner, the manufacturing process of the multilayer ceramic capacitor 1 is performed.
  • a plurality of layers of metal such as Cu, Ni, and Sn may be coated on the base metal film of each external electrode 3a, 3b by plating.
  • the external electrodes 3a and 3b may be formed by forming a Cu plating layer, a Ni plating layer, and a Sn plating layer on a base metal film mainly composed of Ni. Further, the external electrodes 3a and 3b may be formed by forming a Ni plating layer and a Sn plating layer on a base metal film containing Cu as a main component.
  • the end portions 4e of the side margin portions 40, 41 in the lamination direction extend in the width direction so as to cover the ends of the cover layers 20, 21 in the width direction.
  • this configuration only needs to be formed at at least one corner 2r.
  • the effect of suppressing peeling of the side margin portions 40 and 41 improves.
  • Table 1 shows sample No. 1 of multilayer ceramic capacitor 1a, 1.
  • the distance a from 1 to 9, the thickness b, the parameter R, the presence or absence of manufacturing defects, the number of pieces whose side margin parts 40 and 41 have peeled off, and the number of pieces whose moisture resistance is defective are shown.
  • Sample No. 1 to 9 were manufactured in 1000 pieces each according to the above manufacturing process and evaluated.
  • the distance a and the thickness b are 1000 samples No. It was calculated as the average value of 20 values extracted from 1 to 9.
  • the sizes of samples 1 to 9 are 1.0 mm in length, 0.5 mm in width, and 0.5 mm in height.
  • the rated voltage of 1 to 9 was 10V.
  • Each sample No. The distance a, thickness b, and parameter R of 1 to 9 are different.
  • the distance a, the thickness b, and the parameter R were adjusted in the polishing step St6 described above.
  • Sample No. 2 to 9 are multilayer ceramic capacitors 1 of the embodiment shown in FIG. 3A.
  • Sample No. All corner portions 2r of the laminated portions 2 to 9 were formed with curved surfaces.
  • the ends 20e and 21e of the cover layers 20 and 21 were covered with the ends 4e of the side margin parts 40 and 41 at all corner parts 2r.
  • sample No. 1 is a comparative multilayer ceramic capacitor 1a shown in FIG. 3B. Sample No. No curved surface was formed at each corner of the laminated portion 2s of No. 1. The evaluation results are described below.
  • each sample No. It was confirmed whether the side margin parts 40 and 41 of Nos. 1 to 9 were formed normally. Sample No. with the largest parameter R. Only the side margin portions 40 and 41 of No. 9 were not formed properly, and the manufacturing defect was determined to be "present.” Other sample no. Side margin portions 40a, 41a, 40, and 41 of Nos. 1 to 8 were formed normally. Note that the number of confirmed samples is based on sample No. There were 1000 pieces for each of Nos. 1 to 8.
  • the parameter R is preferably 2.8 or less. Furthermore, it is more preferable to set the parameter R to 1.0 or less because the internal electrode layer 23 is less likely to be scraped in the polishing step St6 and loss of capacitance can be suppressed. In addition, sample No. Sample No. 9 was not evaluated for peeling and moisture resistance because the side margin portions 40 and 41 could not be formed properly.
  • each sample No. After applying a rated voltage of 10 V to 200 samples No. 1 to No. 8 under conditions of a temperature of 45° C. and a humidity of 95% and holding it for a predetermined time, each sample No. The electrical resistance of 1 to 7 was measured. A multilayer ceramic capacitor having an electrical resistance of 10 M ⁇ or more was determined to be “good”, and a multilayer ceramic capacitor having an electrical resistance of less than 10 M ⁇ was determined to be “bad”.
  • sample No. 1 whose parameter R is 0. Regarding No. 1, one out of 200 items was determined to be "defective.” On the other hand, other sample No. For items 2 to 8, all 200 items were judged to be "good.”
  • the smaller the parameter R the smaller the degree of bending of the corner 2r of the laminated portion 2s, and therefore the shorter the distance from the outside to the internal electrode layer 23 along the boundary between the side margin portions 40, 41 and the laminated portion 2s. Therefore, peeling of the side margin portions 40 and 41 causes moisture to enter the interior, which tends to affect the characteristics of the multilayer ceramic capacitor 1.
  • the parameter R is preferably 0.2 or more.
  • the parameter R is set to 0.3 or more because it is possible to obtain greater adhesion between the laminated portion 2s and the side margin portions 40 and 41.
  • the parameter R is 0.5 or more, since the path of moisture penetration becomes sufficiently long.
  • the distance a when the distance a is set to 2.1 to 240.2 ⁇ m and the thickness b of the cover layer is set to 11.2 to 85.2 ⁇ m, it is sufficient to exhibit the adhesion force of the side margin parts 40 and 41 to the laminated part 2s. Since a wide area is ensured, peeling of the side margin parts 40 and 41 can be suppressed. In this case, the moisture intrusion path becomes sufficiently long, so that the moisture resistance is further improved. Furthermore, if the distance a is set to 5.0 to 200.0 ⁇ m and the thickness b is set to 10.0 to 90.0 ⁇ m, the path for moisture to enter the laminated chip 2 from the outside becomes sufficiently long. Preferably, and more preferably, the distance a may be set to 10.0 to 90.0 ⁇ m, and the thickness b may be set to 20.0 to 55.0 ⁇ m.
  • the distance a is preferably 200 ⁇ m or less, more preferably 90 ⁇ m or less. Further, since a sufficiently large adhesion force can be obtained between the laminated portion 2s and the side margin portions 40 and 41, the distance a is preferably 5 ⁇ m or more, and more preferably 10 ⁇ m or more.
  • the distance b is preferably 90 ⁇ m or less, and more preferably 55 ⁇ m or less. Furthermore, the longer the distance b, the stronger the multilayer ceramic capacitor 1 is against external shocks, and the shorter the path for moisture intrusion. For this reason, the distance b is preferably 10 ⁇ m or more, and more preferably 20 ⁇ m or more.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

積層セラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層と、前記複数の内部電極層及び前記複数の誘電体層の積層方向の外側に設けられたカバー層とを含む略直方体形状の積層部と、前記積層部の６つの面のうち、前記積層方向に略直交する第１方向に向いた側面に設けられたサイドマージン部と、前記積層部の６つの面のうち、前記第１方向及び前記積層方向に対し略直交する第２方向に向いた端面に設けられ、前記内部電極層に接続された外部電極とを有し、前記積層方向及び前記第１方向に沿った前記積層部の断面を視たとき、前記積層部の少なくとも１つの角部において、前記サイドマージン部の前記積層方向における第１端部が、前記カバー層の前記第１方向における第２端部に前記積層方向から接している。

Description

積層セラミック電子部品及びその製造方法
　本発明は、積層セラミック電子部品及びその製造方法に関する。
　積層セラミックコンデンサは、内部電極及び誘電体層が交互に積層された積層部と、積層部の両側面を覆うサイドマージン部とを備える（例えば特許文献１～３参照）。サイドマージン部は、内部電極の印刷精度や積層等の精度を見込んだ設計マージンを不要として静電容量を向上させるため、積層部の形成後に後付けで形成されることがある。サイドマージン部の形成手法としては、例えば、積層部の側面をグリーンシートに押し付けることにより側面に貼り付いたグリーンシートの一部をサイドマージン部として他部分から切り離す手法がある。
特開２０２０－１１３５７５号公報 特開２０２１－１０８３９８号公報 特開２０２２－２７９３９号公報
　しかし、サイドマージン部は、上記のように形成された場合、例えば積層セラミックコンデンサの焼成工程における積層部との間の熱収縮率の差に起因する応力により積層部から剥離するおそれがある。サイドマージン部が剥離すると、例えば剥離で生じた隙間から水分が侵入して積層セラミックコンデンサの特性が劣化するおそれがある。
　そこで本発明は、上記課題に鑑みなされたものであり、サイドマージン部の剥離を抑制することができる積層セラミック電子部品及びその製造方法を提供することを目的とする。
　本発明の積層セラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層と、前記複数の内部電極層及び前記複数の誘電体層の積層方向の外側に設けられたカバー層とを含む略直方体形状の積層部と、前記積層部の６つの面のうち、前記積層方向に略直交する第１方向に向いた側面に設けられたサイドマージン部と、前記積層部の６つの面のうち、前記第１方向及び前記積層方向に対し略直交する第２方向に向いた端面に設けられ、前記内部電極層に接続された外部電極とを有し、前記積層方向及び前記第１方向に沿った前記積層部の断面を視たとき、前記積層部の少なくとも１つの角部において、前記サイドマージン部の前記積層方向における第１端部が、前記カバー層の前記第１方向における第２端部に前記積層方向から接していることを特徴とする
　上記の積層セラミック電子部品において、前記少なくとも１つの角部は、外側に凸となる曲面を有し、前記第1端部は、前記第２端部に設けられた前記曲面に前記積層方向から接してもよい。
　上記の積層セラミック電子部品において、前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、０．２以上であってもよい。
　上記の積層セラミック電子部品において、前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、０．５以上であってもよい。
　上記の積層セラミック電子部品において、前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、２．８以下であってもよい。
　上記の積層セラミック電子部品において、前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、１．０以下であってもよい。
　上記の積層セラミック電子部品において、前記第１方向における前記第１端部の先端と前記側面の間の距離は、２．１～２４０．２μｍであり、前記積層方向における前記カバー層の厚みは、１１．２～８５．２μｍであってもよい。
　上記の積層セラミック電子部品において、前記第１方向における前記第１端部の先端と前記側面の間の距離は、５．０～２００．０μｍであり、前記積層方向における前記カバー層の厚みは、１０．０～９０．０μｍであってもよい。
　上記の積層セラミック電子部品において、前記第１方向における前記第１端部の先端と前記側面の間の距離は、１０．０～９０．０μｍであり、前記積層方向における前記カバー層の厚みは、２０．０～５５．０μｍであってもよい。
　本発明の積層セラミック電子部品の製造方法は、交互に積層された複数の内部電極層及び複数の誘電体層と、前記複数の内部電極層及び前記複数の誘電体層の積層方向の外側に設けられたカバー層とを含む略直方体形状の積層部を研磨する工程と、前記積層部の６つの面のうち、前記積層方向に略直交する第１方向に向いた側面にサイドマージン部を形成する工程と、前記積層部の６つの面のうち、前記第１方向及び前記積層方向に対し略直交する第２方向に向いた端面に、前記内部電極層に接続された外部電極を形成する工程とを有し、前記サイドマージン部を形成する工程は、前記積層方向及び前記第１方向に沿った前記積層部の断面を視たとき、前記積層部の少なくとも１つの角部において、前記サイドマージン部の前記積層方向における第１端部が、前記カバー層の前記第１方向における第２端部に前記積層方向から接するように形成することを特徴とする。
　上記の製造方法において、前記積層部を研磨する工程は、前記少なくとも１つの角部に、外側に凸となる曲面を形成し、前記サイドマージン部を形成する工程は、前記第1端部は、前記第２端部に設けられた前記曲面に前記積層方向から接するように形成してもよい。
　本発明によると、サイドマージン部の剥離を抑制することができる。
実施形態の積層セラミックコンデンサの一例を示す斜視図である。 図１のＡ－Ａ線に沿った積層セラミックコンデンサの断面図である。 図１のＢ－Ｂ線に沿った積層セラミックコンデンサの断面図である。 図１のＢ－Ｂ線に沿った比較対象の積層セラミックコンデンサの断面図である。 積層セラミックコンデンサの製造工程の一例を示すフローチャートである。 積層工程の一例を示す断面図である。 研磨工程の一例を示す積層部２ｓの側面図である。 積層部の端面を正面視した場合のサイドマージン形成工程の一例を示す側面図である（その１）。 積層部の端面を正面視した場合のサイドマージン形成工程の一例を示す側面図である（その２）。 積層部の端面を正面視した場合のサイドマージン形成工程の一例を示す側面図である（その３）。
　図１は、実施形態の積層セラミックコンデンサ１の一例を示す斜視図である。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３Ａは、図１のＢ－Ｂ線に沿った積層セラミックコンデンサ１の断面図である。
　積層セラミックコンデンサ１は積層セラミック電子部品の一例である。積層セラミックコンデンサ１は、略直方体形状を有する積層チップ２と、積層チップ２の長さ方向において互いに対向する一対の端面２Ａ，２Ｂに設けられた外部電極３ａ，３ｂとを有する。
　図１、図２、図３Ａ、及び図３Ｂには、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。Ｘ方向は、積層セラミックコンデンサ１の長さ（Ｌ）方向であり、積層チップ２の一対の端面が対向する方向に一致する。Ｙ方向は、積層セラミックコンデンサ１の幅（Ｗ）方向であり、積層チップ２の一対の側面が対向する方向に一致する。Ｚ方向は、積層セラミックコンデンサ１の高さ（Ｈ）方向であり、積層セラミックコンデンサ１の積層方向に一致する。なお、幅方向は第１方向の一例であり、長さ方向は第２方向の一例である。
　図３Ａに示されるように、積層チップ２は、積層構造を有する略直方体形状の積層部２ｓ、及び、積層セラミックコンデンサ１の幅方向において互いに対向する積層部２ｓの一対の側面２Ｅ，２Ｆを覆う一対のサイドマージン部４０，４１を有する。積層部２ｓは、誘電体として機能するセラミック材料を含む誘電体層２２と、内部電極層２３とが、交互に積層され、さらに誘電体層２２及び内部電極層２３を積層方向の両側から挟むように積層された一対のカバー層２０，２１とを含む。サイドマージン部４０，４１は、積層部２ｓの一対の側面２Ｅ，２Ｆに引き出されて露出した各内部電極層２３の両端にそれぞれ隣接するように配置される。これによりカバー層２０，２１及びサイドマージン部４０，４１は内部電極層２３を保護する。
　内部電極層２３は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層２３として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やＳｎを含んでもよく、内部電極層２３の主成分に、これらを含む合金を用いてもよい。
　誘電体層２２は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
　また、カバー層２０，２１は、セラミック材料を主成分とする。例えば、カバー層２０，２１の材料は、誘電体層２２とセラミック材料の主成分が同じである。カバー層２０，２１は、各誘電体層２２の積層方向の外側に設けられ、積層方向における積層部２ｓの上面２Ｃ及び下面２Ｄを構成する。
　また、サイドマージン部４０，４１は、セラミック材料を主成分とする。例えば、サイドマージン部４０，４１の材料は、誘電体層２２とセラミック材料の主成分が同じである。サイドマージン部４０，４１は、積層部２ｓの形成後、その側面２Ｅ，２Ｆ上に形成される。
　外部電極３ａ，３ｂは、積層部２ｓの長さ方向で互いに対向する端面２Ａ，２Ｂをそれぞれ覆う。ここで長さ方向は、積層方向及び幅方向に略直交する第２方向の一例であり、内部電極層２３が引き出される方向である。また、外部電極３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２つの側面２Ｅ，２Ｆに延在している。ただし、外部電極３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２側面２Ｅ，２Ｆにおいて互いに離間している。
　外部電極３ａ，３ｂは、下地金属膜として、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛）などの金属、またはこれらの２以上の合金（例えば、ＣｕとＮｉとの合金）を主成分とし、外部電極３ａ，３ｂの緻密化のためのガラス成分、外部電極３ａ，３ｂの焼結性を制御するための共材、などのセラミックを含んでいる。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ（亜鉛），Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層２２の主成分と同じ材料を主成分とするセラミック成分である。
　また、外部電極３ａ，３ｂは、下地金属膜を覆うメッキ層を含んでもよい。メッキ層は、例えばＮｉ，Ｃｕ，Ｓｎ等の卑金属を主成分としてもよい。さらに、エポキシ樹脂及びウレタン樹脂などの導電性樹脂の層を下地金属膜とメッキ層の間に形成してもよい。
　図２から理解されるように、長さ方向における各内部電極層２３の端縁は、積層チップ２の外部電極３ａが設けられた端面２Ａと、外部電極３ｂが設けられた端面２Ｂとに、交互に引き出されて露出している。これにより、各内部電極層２３は、積層方向において外部電極３ａと外部電極３ｂとに、交互に導通している。つまり、各端面２Ａ，２Ｂの外部電極３ａ，３ｂは、積層方向に沿って各内部電極層２３と交互に接続されている。
　また、図３Ａから理解されるように、積層方向及び幅方向に沿った積層チップ２の断面では、積層部２ｓの４つの角部２ｒにおいて、サイドマージン部４０,４１の積層方向の各端部４ｅが、カバー層２０，２１の幅方向における各端部２０ｅ，２１ｅに積層方向から接している。これにより、カバー層２０，２１の各端部２０ｅ，２１ｅは、サイドマージン部４０，４１の端部４ｅにより覆われている。
　カバー層２０，２１の各端部２０ｅ，２１ｅは、研磨により角が丸められた曲面形状を有する。この曲面形状の領域に乗り上げるように、サイドマージン部４０，４１の積層方向の端部４ｅは幅方向の中央側の領域に被さるように延設されている。
　また、図３Ｂは、図１のＢ－Ｂ線に沿った比較対象の積層セラミックコンデンサ１ａの断面図である。図３Ｂにおいて、図３Ａと共通する構成には同一の符号を付し、その説明は省略する。比較対象の積層セラミックコンデンサ１ａは、サイドマージン部４０,４１に代えてサイドマージン部４０ａ,４１ａを有し、カバー層２０，２１に代えてカバー層２０ａ，２１ａを有する。
　実施形態の積層セラミックコンデンサ１とは異なり、積層チップ２の幅方向におけるカバー層２０ａ，２１ａの端部２０ａｅ，２１ａｅは、曲面形状ではなく、略直角の角を有している。このため、サイドマージン部４０ａ,４１ａの積層方向における端部４ａｅとカバー層２０ａ，２１ａの幅方向における端部２０ａｅ，２１ａｅの境界は、曲線ではなく、積層方向に沿った略直線状となる。したがって、サイドマージン部４０ａ,４１ａの端部４ａｅは、積層チップ２の積層方向ではなく、幅方向からカバー層２０ａ，２１ａの端部２０ａｅ，２１ａｅに接している。
　一方、図３Ａから理解されるように積層セラミックコンデンサ１では、サイドマージン部４０,４１の積層方向の各端部４ｅが、カバー層２０，２１の幅方向における各端部２０ｅ，２１ｅに積層方向から接していることで、サイドマージン部４０，４１と積層部２ｓの接触面積が増加するため、積層部２ｓに対するサイドマージン部４０,４１の密着力が増加する。したがって、積層部２ｓからのサイドマージン部４０,４１の剥離が抑制される。
　サイドマージン部４０,４１の剥離は端部４ｅを起点として進行することが多いため、上記の構造によってサイドマージン部４０,４１の端部４ｅの密着力を高めることは剥離対策として有効である。サイドマージン部４１の端部４ｅの先端Ｐは、段差を生ずることなくカバー層２０の表面に接続されるのが好ましいが、例えば１０μｍ以下の段差があっても剥離の抑制に問題はない。なお、積層チップ２の積層方向におけるサイドマージン部４０,４１の各端部４ｅは第１端部の一例であり、積層部２ｓの幅方向におけるカバー層２０，２１の各端部２０ｅ，２１ｅは第２端部の一例である。
　積層部２ｓの各角部２ｒには、例えばバレル研磨により外側に凸の曲面が形成されている。サイドマージン部４１の端部４ｅは、カバー層２０，２１の各端部２０ｅ，２１ｅに設けられた角部２ｒの曲面に積層方向から接する。このため、サイドマージン部４０，４１の端部４ｅは、角部２ｒの曲面に沿って幅方向の中央側に延びるように形成される。したがって、角部２ｒに曲面ではなく平坦面を形成した場合よりサイドマージン部４０，４１と積層部２ｓの接触面積が増加するため、密着力を高めることが可能である。
　角部２ｒの曲面の曲げの程度が大きいほど、サイドマージン部４０，４１と積層部２ｓの接触面積は増加する。ここで、図３Ａに示されるように、積層方向におけるカバー層２０の厚みをｂμｍとし、幅方向におけるサイドマージン部４１の端部４ｅの先端Ｐと積層部２ｓの側面２Ｅ，２Ｆの間の距離をａμｍとして、厚みｂに対する距離ａの比（ａ／ｂ）を曲げの程度を示すパラメータＲとして定義する。パラメータＲは、積層部２ｓのバレル研磨の実行条件（例えば時間など）やカバー層２０，２１の材料のグリーンシートの密度などにより調整することができる。
　実施形態の積層セラミックコンデンサ１のパラメータＲは０より大きい。パラメータＲが大きいほど、サイドマージン部４０，４１と積層部２ｓの間の密着力が増加して剥離しにくくなる。また、パラメータＲが大きいほど、サイドマージン部４０，４１と積層部２ｓの境界に沿って外部から内部電極層２３に至るまでの距離が延びる。水分は、サイドマージン部４０，４１と積層部２ｓの境界に沿って内部に侵入しやすいため、パラメータＲが大きいほど、その侵入経路が長くなり、積層セラミックコンデンサ１の耐湿性が向上する。
　パラメータＲが０．２以上である場合、積層部２ｓ及びサイドマージン部４０,４１の間に十分に大きな密着力が得られため、サイドマージン部４０，４１の剥離をより効果的に抑制できる。さらにパラメータＲが０．５以上である場合、水分の侵入経路が十分に長くなるため、より好ましい。また、パラメータＲが２．８以下である場合、サイドマージン部４０，４１の形成が容易となるため、好ましい。さらにパラメータＲは１．０以下とすると、積層部２ｓを研磨しても内部電極層２３が削られにくく、静電容量の損失を抑えられるため、より好ましい。
　また、図３Ａに示される先端Ｐと側面２Ｅ，２Ｆの間の距離ａは、２．１～２４０．２μｍであり、カバー層の厚みｂは、１１．２～８５．２μｍである。このように距離ａ及び厚みｂの範囲を設定すると、積層部２ｓに対するサイドマージン部４０,４１の密着力を発揮する十分に広い領域が確保されるため、サイドマージン部４０，４１の剥離を抑制できる。さらに、距離ａを５．０～２００．０μｍに設定し、厚みｂを１０．０～９０．０μｍと設定すると、外部から積層チップ２への水分の侵入経路が十分に長くなるであるため、好ましく、さらに好ましくは、距離ａを１０．０～９０．０μｍに設定し、厚みｂを２０．０～５５．０μｍと設定してもよい。
　また、積層部２ｓを研磨しても内部電極層２３が削れないように、距離ａを適度に短くするのが望ましい。このため、距離ａは、２００μｍ以下とするのが好ましく、９０μｍ以下とすると、より好ましい。また、積層部２ｓ及びサイドマージン部４０,４１の間に十分に大きな密着力を得ることができるため、距離ａは、５μｍ以上とするのが好ましく、１０μｍ以上とすると、より好ましい。
　一方、積層セラミックコンデンサ１の小型化の観点から、距離ｂは、９０μｍ以下とするのが好ましく、５５μｍ以下とすると、より好ましい。また、距離ｂが長いほど、積層セラミックコンデンサ１は外部からの衝撃に対して強くなり、また、水分の侵入経路が長くなる。このため、距離ｂは、１０μｍ以上とするのが好ましく、２０μｍ以上とすると、より好ましい。
（積層セラミックコンデンサの製造方法）
　図４は、積層セラミックコンデンサ１の製造工程の一例を示すフローチャートである。本製造工程は積層セラミック電子部品の製造方法の一例である。
　（グリーンシート成形工程）
　まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシートを塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。
　なお、セラミック粉末の添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユーロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホルミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが用いられる。
　（内部電極印刷工程）
　次に内部電極印刷工程Ｓｔ２が行われる。本工程では、基材上の誘電体グリーンシートに、有機バインダを含む内部電極形成用の金属導電ペーストをグラビア印刷により印刷することで、内部電極層２３に対応する複数の内部電極パターンを互いに離間させて成膜する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。
　（積層工程）
　次に積層工程Ｓｔ３が行われる。以下に図５を参照して説明する。
　図５は、積層工程Ｓｔ３の一例を示す断面図である。本工程では、内部電極層２３となる内部電極パターン６が印刷された誘電体グリーンシート５を積層することにより積層シート５Ｓを形成する。積層シート５Ｓの積層方向の両端面には、カバー層２０，２１に対応する誘電体グリーンシート５ａ，５ｂがそれぞれ積層される。
　（圧着工程）
　次に圧着工程Ｓｔ４が行われる。本工程では、積層シート５Ｓを加圧することにより複数の誘電体グリーンシート５，５ａ，５ｂ間を圧着する。圧着手段としては、例えば静水圧プレスが挙げられるが、これに限定されない。
　（切断工程）
　次に切断工程Ｓｔ５が行われる。本工程では、切断ブレードにより積層シート５Ｓを所定のカット線ＬＷに沿って積層方向に切断することにより複数の積層部２ｓが得られる。
　（研磨工程）
　次に研磨工程Ｓｔ６が行われる。以下に図６を参照して説明する。
　図６は、研磨工程Ｓｔ６の一例を示す積層部２ｓの側面図である。図６には、焼成前の積層部２ｓの端面２Ａが示されている。本工程では、積層部２ｓを例えばバレル研磨などの手法により研磨する。これにより、積層部２ｓの角部２ｒが丸められる。このとき、積層部２ｓのバレル研磨の実行条件（例えば時間など）を適切に設定することによりパラメータＲを上記の範囲内に調整することができる。また、バレル研磨の研磨助剤のサイズを大きくするほど、図３Ａに示される距離ａが長くなっていく。
　（サイドマージン形成工程）
　次にサイドマージン形成工程Ｓｔ７が行われる。以下に図７～図９を参照して説明する。
　図７～図９は、積層部２ｓの端面２Ａを正面視した場合のサイドマージン形成工程Ｓｔ７の一例を示す側面図である。本例では、一方の側面２Ｆ上にサイドマージン部４１を形成する過程を挙げるが、他方の側面２Ｅ上にサイドマージン部４０を形成する過程も同様である。
　まず、図７に示されるように、平板状の弾性体９２の板面上に誘電体グリーンシート９１を配置する。また、積層部２ｓの一方の側面２Ｅをテープ９０により固定しておき、他方の側面２Ｆが誘電体グリーンシート９１の表面と対向するように、その上方に積層部２ｓを配置する。
　次に、テープ９０を不図示の押圧装置により下方へ移動させる。これにより、積層部２ｓが符号Ｄで示されるように誘電体グリーンシート９１に向かって移動する。
　これにより、図８に示されるように、積層部２ｓの側面２Ｆは誘電体グリーンシート９１の表面に押し付けられる。このとき、誘電体グリーンシート９１の押し付けられた部分は積層部２ｓからの押圧により凹み、その下方の弾性体９２も凹む。誘電体グリーンシート９１の該当部分は、弾性体９２からの復元力により積層部２ｓの側面２Ｆに押し当てられる。これにより側面２Ｆに誘電体グリーンシート９１の一部が貼り付く。
　このとき、積層方向における側面２Ｆの両端部では、積層部２ｓの角部２ｒに沿って誘電体グリーンシート９１が貼り付く。その後、積層部２ｓの押圧力が増加すると、誘電体グリーンシート９１の貼り付いた部分とその他の部分の間にせん断力が生ずるため、両部分は互いに切り離される。
　次に、図９に示されるように、テープ９０を不図示の押圧装置により上方へ移動させる。これにより、積層部２ｓが符号Ｕで示されるように弾性体９２から離れるように移動する。このとき、誘電体グリーンシート９１の切り離された部分は積層部２ｓの側面２Ｆに貼り付き、サイドマージン部４１として形成される。
　このようにして積層部２ｓの側面２Ｆ，２Ｅにサイドマージン部４１，４０がそれぞれ形成され、焼成前の積層部２ｓが作製される。なお、角部２ｒの曲げの程度のパラメータＲが大きすぎると、積層部２ｓの押圧時に十分なせん断力が得られないため、サイドマージン部４１を正常に形成することができないことがある。この観点から弾性体９２は、所定の押圧力で角部２ｒの大きさ以上に変形するものを選択するのが良い。
　（再研磨工程）
　次に再研磨工程Ｓｔ８が行われる。本工程では、サイドマージン部４０，４１が形成された積層部２ｓを例えばバレル研磨などの手法により再び研磨する。これにより、サイドマージン部４０，４１の角部が丸められる。
　（外部電極形成工程）
　次に外部電極形成工程Ｓｔ９が行われる。本工程は、サイドマージン部４０，４１を含む積層チップ２の一対の端面２Ａ，２Ｂをそれぞれ覆い、積層方向に沿って内部電極層２３と交互に接続された一対の外部電極３ａ，３ｂの下地金属膜を形成する工程の一例である。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ２の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。導電ペーストの塗布後、焼き付けることにより、外部電極３ａ，３ｂの下地金属膜が形成される。なお、バインダおよび溶剤は、焼き付けによって蒸発する。導電ペーストの塗布手段としては、例えばディップ法が挙げられる。また、このような外部電極３ａ，３ｂの下地金属膜はスパッタリング法で形成しても良い。
　（焼成工程）
　次に焼成工程Ｓｔ１０が行われる。本工程では、外部電極３ａ，３ｂが形成された積層チップ２を、２５０～５００℃のＮ２雰囲気中で脱バインダ処理した後、還元雰囲気中で１３００～１４００℃で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。このようにして積層セラミックコンデンサ１の製造工程は行われる。なお、焼成工程の後、各外部電極３ａ，３ｂの下地金属膜上にめっき処理によりＣｕ，Ｎｉ，Ｓｎ等の複数層の金属コーティングが行われてもよい。例えばＮｉを主成分とした下地金属膜上にＣｕめっき層、Ｎｉめっき層、及びＳｎめっき層を形成することにより外部電極３ａ，３ｂが形成されても良い。また、Ｃｕを主成分とした下地金属膜上にＮｉめっき層及びＳｎめっき層を形成することにより外部電極３ａ，３ｂが形成されても良い。
　本実施形態では、積層部２ｓの全ての角部２ｒにおいて、サイドマージン部４０，４１の積層方向における端部４ｅが、カバー層２０，２１の幅方向における端部に被さるように幅方向に延びているが、この構成は少なくとも１つの角部２ｒにおいて形成されればよい。もっとも、上記の構成を有する角部２ｒが多いほど、サイドマージン部４０，４１の剥離の抑制効果は向上する。
　次に実施例の積層セラミックコンデンサ１の評価結果を述べる。
Figure JPOXMLDOC01-appb-T000001
　表１は、積層セラミックコンデンサ１ａ，１のサンプルＮｏ．１～９の距離ａ、厚みｂ、パラメータＲ、製造不良の有無、サイドマージン部４０，４１が剥離した個数、耐湿性が不良となった個数を示す。サンプルＮｏ．１～９を上記の製造工程に従って１０００個ずつ作製して評価した。距離ａ、厚みｂは、１０００個のサンプルＮｏ．１～９からそれぞれ抜き取った２０個の平均値として算出した。サンプルＮｏ．１～９のサイズは、長さ１．０ｍｍ、幅０．５ｍｍ、及び高さ０．５ｍｍとし、サンプルＮｏ．１～９の定格電圧は１０Ｖとした。
　各サンプルＮｏ．１～９の距離ａ、厚みｂ、及びパラメータＲは相違する。距離ａ、厚みｂ、及びパラメータＲは上記の研磨工程Ｓｔ６により調整した。
　サンプルＮｏ．２～９は、図３Ａに示される実施形態の積層セラミックコンデンサ１である。サンプルＮｏ．２～９の積層部２ｓの全ての角部２ｒに曲面を形成した。これにより、全ての角部２ｒにおいて、カバー層２０，２１の端部２０ｅ，２１ｅをサイドマージン部４０，４１の端部４ｅで覆った。
　また、サンプルＮｏ．１は、図３Ｂに示される比較対象の積層セラミックコンデンサ１ａである。サンプルＮｏ．１の積層部２ｓの各角部には曲面を形成しなかった。以下に評価結果を述べる。
（製造不良の有無）
　上記のサイドマージン形成工程Ｓｔ７の後に各サンプルＮｏ．１～９のサイドマージン部４０，４１が正常に形成されたか否かを確認した。パラメータＲが最も大きいサンプルＮｏ．９のサイドマージン部４０，４１だけが正常に形成されず、製造不良は「有」となった。他のサンプルＮｏ．１～８のサイドマージン部４０ａ，４１ａ，４０，４１は正常に形成された。なお、確認した個数は、サンプルＮｏ．１～８のそれぞれについて１０００個とした。
　上述したようにパラメータＲが大きいほど、積層部２ｓの角部２ｒの曲がりの程度は大きくなる。このため、図７～図９を参照して述べたように、サイドマージン形成工程Ｓｔ７において、積層部２ｓの側面２Ｆに貼り付いた誘電体グリーンシート９１の一部を他の部分から引きはがすための十分なせん断力が得られない。このため、製造の容易性の観点からすると、パラメータＲは２．８以下であることが好ましい。また、パラメータＲは１．０以下とすると、研磨工程Ｓｔ６において内部電極層２３が削られにくく、静電容量の損失を抑えられるため、さらに好ましい。なお、サンプルＮｏ．９は、サイドマージン部４０，４１が正常に形成できなかったため、剥離及び耐湿性の評価を行わなかった。
（サイドマージン部の剥離の有無）
　上記の焼成工程Ｓｔ１０の後、サンプルＮｏ．１～８のサイドマージン部４０ａ，４１ａ，４０，４１の剥離の有無を目視にて検査した。検査個数は、サンプルＮｏ．１～８のそれぞれについて１０００個とした。
　パラメータＲが０であるサンプルＮｏ．１について、１０００個中の２個のサイドマージン部４０ａ，４１ａの剥がれが確認された。これに対し、他のサンプルＮｏ．２～８については１個もサイドマージン部４０，４１の剥がれが確認されなかった。
　パラメータＲが小さいほど、積層部２ｓの角部２ｒの曲がりの程度は小さくなる。このため、サンプルＮｏ．１のようにパラメータＲが０であると、サイドマージン部４０ａ，４１ａと積層部２ｓの間に十分な接触面積を確保することができず、積層部２ｓ及びサイドマージン部４０ａ,４１ａの間の密着力が不十分となる。
（耐湿性の評価）
　耐湿性の評価において、各サンプルＮｏ．１～８の２００個に対し、温度４５℃、湿度９５％の条件下で定格電圧１０Ｖを印加して所定時間だけ保持した後、各サンプルＮｏ．１～７の電気抵抗を測定した。電気抵抗が１０ＭΩ以上である積層セラミックコンデンサを「良」と判定し、電気抵抗が１０ＭΩ未満である積層セラミックコンデンサを「不良」と判定した。
　耐湿性の評価結果として、パラメータＲが０であるサンプルＮｏ．１について、２００個中の１個が「不良」と判定された。これに対し、他のサンプルＮｏ．２～８については２００個全てが「良」と判定された。パラメータＲが小さいほど、積層部２ｓの角部２ｒの曲がりの程度は小さくなるため、サイドマージン部４０，４１と積層部２ｓの境界に沿って外部から内部電極層２３に至るまでの距離が短くなり、サイドマージン部４０，４１の剥離で内部に水分が侵入して積層セラミックコンデンサ１の特性に影響しやすい。
　このように、サイドマージン部４０，４１の剥離、及び耐湿性の向上の観点からすると、パラメータＲは０．２以上であることが好ましい。パラメータＲが０．２以上である場合、積層部２ｓ及びサイドマージン部４０,４１の間に十分に大きな密着力が得られため、サイドマージン部４０，４１の剥離をより効果的に抑制できる。また、パラメータＲは０．３以上とすると、積層部２ｓ及びサイドマージン部４０,４１の間により大きな密着力を得ることができるため、さらに好ましい。さらにパラメータＲが０．５以上である場合、水分の侵入経路が十分に長くなるため、より好ましい。
　また、距離ａは、２．１～２４０．２μｍとし、カバー層の厚みｂは、１１．２～８５．２μｍに設定すると、積層部２ｓに対するサイドマージン部４０,４１の密着力を発揮する十分に広い領域が確保されるため、サイドマージン部４０，４１の剥離を抑制できる。この場合、さらに、水分の侵入経路が十分に長くなるため、耐湿性が向上する。さらに、距離ａを５．０～２００．０μｍに設定し、厚みｂを１０．０～９０．０μｍと設定すると、外部から積層チップ２への水分の侵入経路が十分に長くなるであるため、好ましく、さらに好ましくは、距離ａを１０．０～９０．０μｍに設定し、厚みｂを２０．０～５５．０μｍと設定してもよい。
　ここで、研磨工程Ｓｔ６において内部電極層２３が削れないように、距離ａを適度に短くするのが望ましい。このため、距離ａは、２００μｍ以下とするのが好ましく、９０μｍ以下とすると、より好ましい。また、積層部２ｓ及びサイドマージン部４０,４１の間に十分に大きな密着力を得ることができるため、距離ａは、５μｍ以上とするのが好ましく、１０μｍ以上とすると、より好ましい。
　一方、積層セラミックコンデンサ１の小型化の観点から、距離ｂは、９０μｍ以下とするのが好ましく、５５μｍ以下とすると、より好ましい。また、距離ｂが長いほど、積層セラミックコンデンサ１は外部からの衝撃に対して強くなり、また、水分の侵入経路が短くなる。このため、距離ｂは、１０μｍ以上とするのが好ましく、２０μｍ以上とすると、より好ましい。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１，１ａ　積層セラミックコンデンサ
　２　積層チップ
　２ｒ　角部
　２ｓ　積層部
　２Ａ，２Ｂ　端面
　２Ｃ　上面
　２Ｄ　下面
　２Ｅ，２Ｆ　側面
　３ａ，３ｂ　外部電極
　４ｅ　端部
　４０，４１，４０ａ，４１ａ　サイドマージン部
　５，５ａ，５ｂ　誘電体グリーンシート
　２０，２１，２０ａ，２１ａ　カバー層
　２０ｅ，２１ｅ　端部
　２２　誘電体層
　２３　内部電極層
　
　

Claims (11)

  1. 　交互に積層された複数の内部電極層及び複数の誘電体層と、前記複数の内部電極層及び前記複数の誘電体層の積層方向の外側に設けられたカバー層とを含む略直方体形状の積層部と、
    　前記積層部の６つの面のうち、前記積層方向に略直交する第１方向に向いた側面に設けられたサイドマージン部と、
    　前記積層部の６つの面のうち、前記第１方向及び前記積層方向に対し略直交する第２方向に向いた端面に設けられ、前記内部電極層に接続された外部電極とを有し、
    　前記積層方向及び前記第１方向に沿った前記積層部の断面を視たとき、前記積層部の少なくとも１つの角部において、前記サイドマージン部の前記積層方向における第１端部が、前記カバー層の前記第１方向における第２端部に前記積層方向から接していることを特徴とする積層セラミック電子部品。
  2. 　前記少なくとも１つの角部は、外側に凸となる曲面を有し、
    　前記第1端部は、前記第２端部に設けられた前記曲面に前記積層方向から接することを特徴とする請求項１に記載の積層セラミック電子部品。
  3. 　前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、０．２以上であることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  4. 　前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、０．５以上であることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  5. 　前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、２．８以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  6. 　前記積層方向における前記カバー層の厚みに対する、前記サイドマージン部の前記第１方向における前記第１端部の先端と前記側面の間の距離の比は、１．０以下であることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  7. 　前記第１方向における前記第１端部の先端と前記側面の間の距離は、２．１～２４０．２μｍであり、前記積層方向における前記カバー層の厚みは、１１．２～８５．２μｍであることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  8. 　前記第１方向における前記第１端部の先端と前記側面の間の距離は、５．０～２００．０μｍであり、前記積層方向における前記カバー層の厚みは、１０．０～９０．０μｍであることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  9. 　前記第１方向における前記第１端部の先端と前記側面の間の距離は、１０．０～９０．０μｍであり、前記積層方向における前記カバー層の厚みは、２０．０～５５．０μｍであることを特徴とする請求項１または２に記載の積層セラミック電子部品。
  10. 　交互に積層された複数の内部電極層及び複数の誘電体層と、前記複数の内部電極層及び前記複数の誘電体層の積層方向の外側に設けられたカバー層とを含む略直方体形状の積層部を研磨する工程と、
    　前記積層部の６つの面のうち、前記積層方向に略直交する第１方向に向いた側面にサイドマージン部を形成する工程と、
    　前記積層部の６つの面のうち、前記第１方向及び前記積層方向に対し略直交する第２方向に向いた端面に、前記内部電極層に接続された外部電極を形成する工程とを有し、
    　前記サイドマージン部を形成する工程は、前記積層方向及び前記第１方向に沿った前記積層部の断面を視たとき、前記積層部の少なくとも１つの角部において、前記サイドマージン部の前記積層方向における第１端部が、前記カバー層の前記第１方向における第２端部に前記積層方向から接するように形成することを特徴とする積層セラミック電子部品の製造方法。
  11. 　前記積層部を研磨する工程は、前記少なくとも１つの角部に、外側に凸となる曲面を形成し、
    　前記サイドマージン部を形成する工程は、前記第1端部は、前記第２端部に設けられた前記曲面に前記積層方向から接するように形成することを特徴とする請求項１０に記載の積層セラミック電子部品の製造方法。
    　
    　
PCT/JP2023/033293 2022-09-20 2023-09-13 積層セラミック電子部品及びその製造方法 WO2024062980A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022149439 2022-09-20
JP2022-149439 2022-09-20

Publications (1)

Publication Number Publication Date
WO2024062980A1 true WO2024062980A1 (ja) 2024-03-28

Family

ID=90454329

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/033293 WO2024062980A1 (ja) 2022-09-20 2023-09-13 積層セラミック電子部品及びその製造方法

Country Status (1)

Country Link
WO (1) WO2024062980A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102578A (ja) * 2017-11-30 2019-06-24 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP2019106427A (ja) * 2017-12-11 2019-06-27 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP2020004815A (ja) * 2018-06-27 2020-01-09 株式会社村田製作所 チップ型電子部品の製造方法
JP2021114512A (ja) * 2020-01-17 2021-08-05 株式会社村田製作所 積層セラミックコンデンサ
JP2021174821A (ja) * 2020-04-22 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102578A (ja) * 2017-11-30 2019-06-24 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP2019106427A (ja) * 2017-12-11 2019-06-27 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
JP2020004815A (ja) * 2018-06-27 2020-01-09 株式会社村田製作所 チップ型電子部品の製造方法
JP2021114512A (ja) * 2020-01-17 2021-08-05 株式会社村田製作所 積層セラミックコンデンサ
JP2021174821A (ja) * 2020-04-22 2021-11-01 株式会社村田製作所 積層セラミックコンデンサ

Similar Documents

Publication Publication Date Title
CN109920644B (zh) 陶瓷电子器件及陶瓷电子器件的制造方法
JP7227690B2 (ja) 積層セラミックコンデンサおよびその製造方法
JP7426352B2 (ja) 積層セラミックコンデンサの製造方法
JP7290914B2 (ja) 積層セラミックコンデンサの製造方法
JP7348890B2 (ja) セラミック電子部品およびその製造方法
US11705281B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
JP2019062100A (ja) セラミック電子部品およびその製造方法
JP7131955B2 (ja) 積層セラミックコンデンサおよびその製造方法
US11075034B2 (en) Ceramic electronic device and manufacturing method of the same
CN110176356B (zh) 层叠陶瓷电容器及其制造方法
JP2023050840A (ja) セラミック電子部品およびその製造方法
KR102527062B1 (ko) 세라믹 전자 부품 및 그 제조 방법
KR20230109095A (ko) 적층 세라믹 전자 부품 및 그 제조 방법
CN116959885A (zh) 层叠陶瓷电子器件、电路板以及层叠陶瓷电子器件的制造方法
WO2024062980A1 (ja) 積層セラミック電子部品及びその製造方法
US11721482B2 (en) Method of producing ceramic electronic component and ceramic electronic component
JP7374594B2 (ja) セラミック電子部品、実装基板、セラミック電子部品の包装体、およびセラミック電子部品の製造方法
JP7312525B2 (ja) 積層セラミックコンデンサおよびその製造方法
WO2024057733A1 (ja) 積層セラミック電子部品及びその製造方法
WO2024014099A1 (ja) セラミック電子部品及びその製造方法
JP7105615B2 (ja) セラミック電子部品およびその製造方法
WO2024105975A1 (ja) 積層セラミック電子部品及びその製造方法
WO2024070427A1 (ja) セラミック電子部品、およびセラミック電子部品の製造方法
JP7344678B2 (ja) 積層セラミックコンデンサ
WO2024070428A1 (ja) セラミック電子部品、およびセラミック電子部品の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23868103

Country of ref document: EP

Kind code of ref document: A1