WO2024057733A1 - 積層セラミック電子部品及びその製造方法 - Google Patents

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WO2024057733A1
WO2024057733A1 PCT/JP2023/027388 JP2023027388W WO2024057733A1 WO 2024057733 A1 WO2024057733 A1 WO 2024057733A1 JP 2023027388 W JP2023027388 W JP 2023027388W WO 2024057733 A1 WO2024057733 A1 WO 2024057733A1
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WO
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internal electrode
dielectric
crystal grains
electrode layer
multilayer ceramic
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PCT/JP2023/027388
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English (en)
French (fr)
Inventor
西川潤
Original Assignee
太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic electronic component and a manufacturing method thereof.
  • capacitive part when looking at a multilayer ceramic capacitor from the stacking direction, the part where adjacent internal electrodes overlap (hereinafter referred to as capacitive part) contributes to capacitance, but the side margin part that covers both sides of the capacitive part, The end margin portion that fills the step between the surface of the dielectric layer and the surface of the internal electrode layer does not contribute to capacitance.
  • the acidic plating solution spreads between the dielectric particles in the side margins and end margins.
  • moisture resistance may deteriorate due to erosion of the glass component (for example, a glass component whose main phase is silicon).
  • current leakage occurs between adjacent internal electrodes, reducing the reliability of the multilayer ceramic capacitor.
  • the present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a large-capacity multilayer ceramic electronic component with improved reliability and a method for manufacturing the same.
  • a multilayer ceramic electronic component includes a substantially rectangular parallelepiped-shaped laminate including a plurality of internal electrode layers and a plurality of dielectric layers stacked alternately, and a laminate having a substantially rectangular parallelepiped shape, which is drawn out to a pair of mutually opposing end faces of the laminate.
  • a pair of external electrodes connected to the first ends of the plurality of internal electrode layers, and the laminate has a dielectric layer adjacent to the second end of the internal electrode layer in a cross-sectional view along the stacking direction.
  • the dielectric part includes a body part, and the dielectric part has dielectric crystal grains surrounding the second end part of the internal electrode layer.
  • the crystal grains in the cross-sectional view, are opposed to another internal electrode layer adjacent to the internal electrode layer in the second end portion of the internal electrode layer in the lamination direction. May cover the area.
  • the crystal grains in the cross-sectional view, are located at the second end of another internal electrode layer adjacent to the internal electrode layer surrounding the second end of the plurality of internal electrode layers. It may touch the end.
  • the crystal grains in the cross-sectional view, are located at the second end of another internal electrode layer adjacent to the internal electrode layer surrounding the second end of the plurality of internal electrode layers.
  • the ends may be wrapped.
  • the crystal grains wrap around the second end of yet another internal electrode layer adjacent to the other internal electrode layer among the plurality of internal electrode layers in the cross-sectional view. But that's fine.
  • the second end portion may be an end portion of the internal electrode layer in a direction substantially perpendicular to the lamination direction and the direction in which the pair of end surfaces face each other.
  • the second end portion may be an end portion of the internal electrode layer in a direction in which the pair of end surfaces face each other.
  • the crystal grains may be in contact with another internal electrode layer adjacent to the internal electrode layer surrounding the second end among the plurality of internal electrode layers.
  • Another multilayer ceramic electronic component of the present invention includes a substantially rectangular parallelepiped-shaped laminate including a plurality of internal electrode layers and a plurality of dielectric layers stacked alternately, and a laminate drawn out from a pair of mutually opposing end faces of the laminate. and a pair of external electrodes connected to first ends of the plurality of internal electrode layers, and the laminate is adjacent to the second ends of the internal electrode layers in a cross-sectional view along the stacking direction.
  • the dielectric part has dielectric crystal grains that are in contact with the second end of each of two adjacent internal electrode layers among the plurality of internal electrode layers. shall be.
  • the second end portion may be an end portion of the internal electrode layer in a direction substantially perpendicular to the lamination direction and the direction in which the pair of end surfaces face each other.
  • the crystal grains may have a portion sandwiched between the second ends of each of the two internal electrode layers in the cross-sectional view.
  • the crystal grains may be formed between mutually opposing regions of the second end portions of each of the two internal electrode layers in the cross-sectional view.
  • the method for manufacturing a multilayer ceramic electronic component of the present invention includes a step of printing an internal electrode pattern by applying a conductive paste added with first dielectric particles to a plurality of dielectric green sheets, and printing an internal electrode pattern. a step of laminating and press-bonding the plurality of printed dielectric green sheets to each other; a step of dividing the plurality of press-bonded dielectric green sheets into a plurality of laminates each having a substantially rectangular parallelepiped shape; and a second dielectric material.
  • the specific surface area of the first dielectric particles is , 8 m 2 /g or more, and the specific surface area of the second dielectric particles is 11 m 2 /g or more.
  • the first dielectric particles may have a specific surface area of 11 m 2 /g or more.
  • the second dielectric particles may have a specific surface area of 14 m 2 /g or more.
  • the first dielectric particles may have a specific surface area of 14 m 2 /g or more
  • the second dielectric particles may have a specific surface area of 14 m 2 /g or more.
  • the firing temperature in the step of firing the laminate may be 1200°C or higher.
  • the firing temperature in the step of firing the laminate may be 1230°C or higher.
  • the firing temperature in the step of firing the laminate may be 1260°C or higher.
  • Another method of manufacturing a laminated ceramic electronic component according to the present invention includes a step of printing an internal electrode pattern by respectively applying a conductive paste to which first dielectric particles are added to a plurality of dielectric green sheets; A dielectric paste containing second dielectric particles as a main component is applied to each of the plurality of dielectric green sheets on which patterns are printed so as to fill in the level difference between the internal electrode pattern and the surface of the dielectric green sheet. a step of stacking and crimping the plurality of dielectric green sheets coated with the dielectric paste; and dividing the crimped plurality of dielectric green sheets into a plurality of laminates each having a substantially rectangular parallelepiped shape.
  • the first dielectric particles have a specific surface area of 14 (m 2 /g) or more
  • the second dielectric particles have a specific surface area of 14 (m 2 /g) or more. (m 2 /g) or more.
  • the capacity of a multilayer ceramic electronic component can be increased and the reliability can be improved.
  • FIG. 1 is a perspective view showing an example of a multilayer ceramic capacitor according to an embodiment.
  • 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line AA in FIG. 1.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line BB in FIG. 1.
  • FIG. 2 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a first type.
  • FIG. 3 is a cross-sectional view showing the vicinity of an end of an internal electrode layer.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a second type.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a third type.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a fourth type.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a fifth type.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a sixth form.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of a seventh form.
  • FIG. 7 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor including crystal grains of an eighth form.
  • FIG. 3 is a side view (part 1) showing an example of a side margin forming process when the end face of the laminated portion is viewed from the front.
  • FIG. 7 is a side view (part 2) showing an example of the side margin forming step when the end face of the laminated portion is viewed from the front.
  • FIG. 7 is a side view (part 3) showing an example of the side margin forming step when the end face of the laminated portion is viewed from the front.
  • FIG. 1 is a perspective view showing an example of a multilayer ceramic capacitor 1 according to an embodiment.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along line AA in FIG.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor 1 taken along the line BB in FIG.
  • the multilayer ceramic capacitor 1 is an example of a multilayer ceramic electronic component.
  • the multilayer ceramic capacitor 1 includes a multilayer chip 2 having a substantially rectangular parallelepiped shape, and external electrodes 3a and 3b provided on a pair of mutually opposing end surfaces 2A and 2B of the multilayer chip 2.
  • FIGS. 1 to 3 show an X direction, a Y direction, and a Z direction that are orthogonal to each other.
  • the X direction is the length (L) direction of the multilayer ceramic capacitor 1, and coincides with the direction in which the pair of end faces of the multilayer chip 2 face each other.
  • the Y direction is the width (W) direction of the multilayer ceramic capacitor 1, and coincides with the direction in which the pair of side surfaces of the multilayer chip 2 face each other.
  • the Z direction is the height (H) direction of the multilayer ceramic capacitor 1 and coincides with the stacking direction of the multilayer ceramic capacitor 1.
  • the multilayer chip 2 is an example of a multilayer body, and includes a substantially rectangular parallelepiped multilayer section 2s having a multilayer structure, and a pair of side surfaces 2E and 2F of the multilayer section 2s facing each other in the width (W) direction of the multilayer ceramic capacitor 1. It has a pair of side margin parts 40 and 41 that cover.
  • dielectric layers 22 containing a ceramic material functioning as a dielectric and internal electrode layers 23 are alternately laminated, and the dielectric layers 22 and internal electrode layers 23 are sandwiched from both sides in the lamination direction.
  • a pair of cover layers 20 and 21 are stacked on top of each other.
  • the cover layers 20 and 21 constitute an upper surface 2C and a lower surface 2D of the laminated portion 2s in the lamination direction.
  • one end 23A of each internal electrode layer 23 in the length direction is drawn out alternately to end surfaces 2A and 2B along the stacking direction. Note that the end portion 23A of the internal electrode layer 23 is an example of a first end portion.
  • the stacked portion 2s is provided with an end margin portion 24 that fills the difference in level between the surface of the dielectric layer 22 and the surface of the internal electrode layer 23.
  • the end margin portion 24 is adjacent to an end portion 23B that is not exposed to the end surfaces 2A, 2B among both end portions 23A, 23B of each internal electrode layer 23 in the length direction. Since the thickness of the end margin portion 24 is substantially equal to the thickness of the internal electrode layer 23, each internal electrode layer 23 is suppressed from being distorted into an arcuate shape due to the above-mentioned step.
  • the side margin portions 40 and 41 are adjacent to both end portions 23C of each internal electrode layer 23 exposed on the pair of side surfaces 2E and 2F of the laminated portion 2s.
  • the cover layers 20 and 21, the side margin parts 40 and 41, and the end margin part 24 may have the same main component as the dielectric layer 22, which is an insulator, for example. Thereby, the cover layers 20 and 21, the side margin parts 40 and 41, and the end margin part 24 protect the internal electrode layer 23.
  • the internal electrode layer 23 is mainly composed of base metals such as Ni (nickel), Cu (copper), and Sn (tin).
  • base metals such as Ni (nickel), Cu (copper), and Sn (tin).
  • noble metals such as Pt (platinum), Pd (palladium), Ag (silver), and Au (gold), or alloys containing these metals may be used.
  • the dielectric layer 22 has, for example, a ceramic material having a perovskite structure represented by the general formula ABO3 as a main phase.
  • the perovskite structure includes ABO 3- ⁇ that deviates from the stoichiometric composition.
  • the ceramic materials include BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), MgTiO 3 (magnesium titanate), and perovskite structures. Select and use at least one of Ba 1-x-y Ca x Sry Ti 1-z Zr z O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) to form.
  • Ba 1-x-y Ca x Sry Ti 1-z Zr z O 3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium zirconate titanate, calcium zirconate titanate, and zirconate titanate. Barium calcium, etc.
  • cover layers 20 and 21 and the end margin portion 24 are mainly composed of ceramic material.
  • the material of the cover layers 20 and 21 is the same as that of the dielectric layer 22 in that the main component is a ceramic material.
  • the side margin parts 40 and 41 are mainly made of ceramic material.
  • the main components of the side margin parts 40 and 41 are the same as that of the dielectric layer 22 and the ceramic material.
  • the side margin parts 40 and 41 are formed on the side surfaces 2E and 2F after the laminated part 2s is formed.
  • the ceramic material is an example of a dielectric material.
  • the external electrodes 3a and 3b respectively cover end surfaces 2A and 2B of the laminated portion 2s that face each other in the longitudinal direction of the multilayer ceramic capacitor 1. Further, the external electrodes 3a and 3b extend on the upper surface 2C, the lower surface 2D, and the surfaces of the two side margin parts 40 and 41 of the stacked chip 2. However, the external electrodes 3a and 3b are spaced apart from each other on the upper surface 2C, the lower surface 2D, and the surfaces of the two side margin parts 40 and 41.
  • the external electrodes 3a, 3b have metal films 30a, 30b directly formed on the surface of the stacked chip 2, and plating films 31a, 31b covering the metal films 30a, 30b, respectively.
  • the metal films 30a and 30b are mainly composed of metals such as Cu, Ni, Al (aluminum), Zn (zinc), Au (gold), and Sn (tin), or a composition containing two or more of these components, and are It may contain ceramics such as a glass component for densifying the electrodes 3a and 3b and a common material for controlling the sinterability of the external electrodes 3a and 3b.
  • the glass components are oxides such as Ba (barium), Sr (strontium), Ca (calcium), Zn (zinc), Al, Si (silicon), and B (boron).
  • the common material is, for example, a ceramic component whose main component is the same material as the main components of the dielectric layer 22 and the end margin portion 24.
  • the plating films 31a and 31b mainly contain base metals such as Ni, Cu, and Sn.
  • the plated films 31a and 31b are formed, for example, by an electrolytic plating method in which the multilayer chip 2 is immersed in a plating solution.
  • a film of conductive resin such as epoxy resin or urethane resin may be formed between the metal films 30a, 30b and the plating films 31a, 31b.
  • each internal electrode layer 23 in the length direction are alternately drawn out to the end surface 2A where the external electrode 3a of the laminated chip 2 is provided and the end surface 2B where the external electrode 3b is provided. exposed.
  • each internal electrode layer 23 is alternately electrically connected to the external electrodes 3a and 3b in the stacking direction. That is, the external electrodes 3a, 3b of each end surface 2A, 2B are connected to the end 23A of each internal electrode layer 23 along the stacking direction.
  • the side margin parts 40, 41 and the end margin part 24 do not contribute to capacitance. For this reason, it is preferable to increase the capacitance per unit volume by reducing the thicknesses of the side margin parts 40, 41 and the end margin part 24.
  • the side margin parts 40, 41 and the end margin part 24 are made thinner, when forming the plating films 31a, 31b on the external electrodes 3a, 3b in the manufacturing process of the multilayer ceramic capacitor 1, the acidic plating solution is applied to the side margin parts.
  • moisture resistance may deteriorate due to erosion of grain boundaries between ceramic particles (for example, a glass component having silicon as a main phase) in the ceramic particles 40, 41 and the end margin portion 24.
  • current leakage occurs between mutually adjacent internal electrode layers 23, reducing the reliability of the multilayer ceramic capacitor 1. Since voltage tends to concentrate on the ends 23B and 23C of the internal electrode layer 23, they tend to become a starting point for current leakage.
  • the manufacturing process of the multilayer ceramic capacitor 1 by increasing the size of the crystal grains by promoting the growth of the crystals of the ceramic particles near the ends 23B and 23C of the internal electrode layer 23, which tend to be the starting point of current leakage, Reduces the volume of grain boundaries that are easily eroded by plating solution. Therefore, even if the side margin parts 40, 41 and the end margin part 24 are made thinner, current leakage is suppressed compared to the case where the crystal grain size is small.
  • the morphology of the crystal grains of the dielectric ceramic particles will be explained below.
  • FIG. 4A is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor 1 including crystal grains 5a of the first form.
  • FIG. 4A shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 are denoted by the same reference numerals, and their explanations will be omitted.
  • the dotted line indicates the boundary between the side margin portion 40 and the laminated portion 2s.
  • the side margin portion 40 is formed mainly of crystal grains 400 of dielectric ceramic particles.
  • the laminated portion 2s includes dielectric layers 22u, 22m, and 22d formed mainly of crystal grains 220 of dielectric ceramic particles, and internal electrode layers 23u and 23d.
  • the size of the crystal grains 400 in the side margin portion 40 tends to be larger than the size of the crystal grains 220 in the dielectric layers 22u, 22m, and 22d. This is because the crystal grains 400 use dielectric particles having a larger specific surface area than the crystal grains 220 as a raw material, and the probability of contact between the particles increases and grain growth progresses.
  • the internal electrode layers 23u and 23d are adjacent to each other, and the internal electrode layer 23u is arranged above the internal electrode layer 23d.
  • the dielectric layer 22u is arranged above the internal electrode layer 23u
  • the dielectric layer 22m is arranged between the internal electrode layers 23u and 23d
  • the dielectric layer 22d is arranged below the internal electrode layer 23d.
  • each internal electrode layer 23u and 23d in the width direction are adjacent to the side margin portion 40 and face each other with the dielectric layer 22m interposed therebetween.
  • the internal electrode layers 23u and 23d are connected to the external electrodes 3a and 3b facing each other, respectively, so that capacitance can be formed.
  • the ends 230u and 230d are examples of second ends.
  • the dielectric ceramic crystal grains 5a are arranged across the side margin portion 40 and the dielectric layers 22u and 22m.
  • the growth of the dielectric ceramic crystal grains 5a is promoted more than the other crystal grains 220, 400, so the volume is large and the crystal grains 5a surround the upper end 230u.
  • the surface on the dielectric layer 22u side, the surface on the side margin portion 40 side, and the surface on the dielectric layer 22m side are covered with crystal grains 5a.
  • the volume of the grain boundary between the crystal grains 5a, 220, and 400 near the end portion 230u is smaller than that of the crystal grain 5a. It is lower than without. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed.
  • the crystal grains 5a wrap around an end 230u of the internal electrode layer 23u, and are in a region facing in the stacking direction an end 230d of another internal electrode layer 23d adjacent to the internal electrode layer 23u. is covered. Therefore, current leakage can be suppressed more effectively by reducing the conductive path between the internal electrode layers 23u and 23d.
  • the means for growing such crystal grains 5a will be described later.
  • FIG. 4B is a cross-sectional view showing the vicinity of the end 230u of the internal electrode layer 23u.
  • components common to those in FIG. 4A are denoted by the same reference numerals, and their explanations will be omitted. Note that in FIG. 4B, illustration of the crystal grains 220 and 400 is omitted.
  • Point Pa is the end point of the contact area between crystal grain 5a and end 230u on the dielectric layer 22u side
  • point Pb is the end point of the contact area between crystal grain 5a and end 230u on the dielectric layer 22d side.
  • Line segments La and Lb are tangents to the outline of end 230u.
  • Line segment La passes through point Pa
  • line segment Lb passes through point Pb.
  • Line segments Lha and Lhb are line segments that run along the extension direction of internal electrode layer 23u and are approximately parallel to the width direction W of multilayer ceramic capacitor 1.
  • Line segment Lha passes through point Pa
  • line segment Lhb passes through point Pb.
  • the crystal grains 5a cover the end portion 230u of the internal electrode layer 23u. It is assumed that When the crystal grains 5a shown in FIG. 4B wrap around further, the angles ⁇ a and ⁇ b may take not only positive values but also negative values. Moreover, the state in which the crystal grains 5a wrap around the end portion 230u refers to the state in which they are at least partially in contact with the upper surface, lower surface, and side surface of the end portion 230u in the stacking direction and the width direction. Note that the above definitions also apply to other forms below.
  • FIG. 5 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor 1 including crystal grains 5b of the second form.
  • FIG. 5 shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 and FIG. 4A are designated by the same reference numerals, and their explanations will be omitted.
  • the dielectric ceramic crystal grains 5b are arranged across the side margin portion 40 and the dielectric layers 22u and 22m.
  • the dielectric ceramic crystal grain 5b has a larger volume because its growth is promoted more than the other crystal grains 220, 400, and it surrounds the end 230u of the upper internal electrode layer 23u. Specifically, in the end portion 230u, the surface on the dielectric layer 22u side, the surface on the side margin portion 40 side, and the surface on the dielectric layer 22m side are covered with crystal grains 5b.
  • the crystal grains 5b extend in the stacking direction from the lower surface of the end 230u toward the upper surface of the end 230d so as to be in contact with the end 230d of the internal electrode layer 23d on the lower side in the stacking direction opposite to the internal electrode layer 23u. ing. Specifically, the crystal grains 5b are formed across the stacking direction of the dielectric layer 22m so that the end portions 230u and 230d constitute a part of the region of the dielectric layer 22m facing each other.
  • the volume of the grain boundary between the crystal grains 5b, 220, and 400 is reduced not only around one end 230u but also around the other end 230d compared to when no crystal grain 5b is provided. are doing. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed more effectively than in the first embodiment. Note that the means for growing such crystal grains 5b will be described later.
  • FIG. 6 is a cross-sectional view showing the microstructure of a multilayer ceramic capacitor 1 including crystal grains 5c of the third form.
  • FIG. 6 shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 and FIG. 4A are denoted by the same reference numerals, and their explanations will be omitted.
  • the dielectric ceramic crystal grains 5c are arranged across the side margin portion 40 and the dielectric layers 22u, 22m, and 22d.
  • the growth of the dielectric ceramic crystal grains 5c is promoted more than that of the other crystal grains 220, 400, so the volume thereof is large, and they surround the ends 230u, 230d of the internal electrode layers 23u, 23d, respectively.
  • the surface on the dielectric layer 22u side, the surface on the side margin portion 40 side, and the surface on the dielectric layer 22m side are covered with crystal grains 5c
  • crystal grains 5c in the end portion 230u, the surface on the dielectric layer 22u side, the surface on the side margin portion 40 side, and the surface on the dielectric layer 22m side are covered with crystal grains 5c, and also in the end portion 230d, The surface on the dielectric layer 22m side, the surface on the side margin portion 40 side, and the surface on the dielectric layer 22d side are covered with crystal grains 5c.
  • the volume of the grain boundary between the crystal grains 5c, 220, 400 is smaller than in the case where the crystal grain 5c is not provided.
  • the end portion 230d is surrounded by the crystal grains 5c, the number of grain boundaries is reduced compared to the second embodiment in which the crystal grains 5b are in contact with only one surface. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed more effectively than in the second embodiment. Note that the means for growing such crystal grains 5c will be described later.
  • FIG. 7 is a cross-sectional view showing the fine structure of the multilayer ceramic capacitor 1 including the fourth type of crystal grains 5c1.
  • FIG. 7 shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 and FIG. 4A are denoted by the same reference numerals, and their explanations will be omitted.
  • FIG. 7 additionally shows another internal electrode layer 23x adjacent to the internal electrode layer 23d and a dielectric layer 22x below the internal electrode layer 23x.
  • the crystal grains 5c1 are larger than the above crystal grains 5c, and wrap not only the ends 230u and 230d of the internal electrode layers 23u and 23d but also the end 230x of the internal electrode layer 23x. Specifically, in the end portion 230x, the surface on the dielectric layer 22d side, the surface on the side margin portion 40 side, and the surface on the dielectric layer 22x side are covered with crystal grains 5c1.
  • the volume of the grain boundary between the crystal grains 5c1, 220, 400 is smaller than in the case where the crystal grain 5c1 is not provided.
  • the ends 230u, 230d, and 230x are surrounded by the crystal grains 5c1, so the number of grain boundaries is reduced compared to the third embodiment in which the crystal grains 5c only surround the ends 230u and 230d. Therefore, current leakage between the internal electrode layers 23u, 23d, and 23x is suppressed more effectively than in the third embodiment. Note that the means for growing such crystal grains 5c1 will be described later.
  • FIG. 8 is a cross-sectional view showing a microstructure of a multilayer ceramic capacitor 1 including crystal grains 5d of the fifth form.
  • FIG. 8 shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 and FIG. 4A are denoted by the same reference numerals, and their explanations will be omitted.
  • the dielectric ceramic crystal grains 5d are arranged in the side margin portion 40. Since the growth of the dielectric ceramic crystal grains 5d is promoted more than the other crystal grains 220, 400, the volume thereof is large, and the crystal grains 5d of the dielectric ceramic are in contact with the ends 230u, 230d of the internal electrode layers 23u, 23d. Specifically, it covers the surface of each end portion 230u, 230d on the side margin portion 40 side (see symbols Pc and Pd).
  • the volume of the grain boundary between the crystal grains 5d, 220, 400 is smaller than in the case where the crystal grain 5d is not provided. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed. Note that the means for growing such crystal grains 5d will be described later.
  • FIG. 9 is a cross-sectional view showing the microstructure of a multilayer ceramic capacitor 1 including crystal grains 5e of the sixth form.
  • FIG. 9 shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 and FIG. 4A are denoted by the same reference numerals, and their explanations will be omitted.
  • the dielectric ceramic crystal grains 5e are arranged across the side margin portion 40 and the dielectric layer 22m.
  • the dielectric ceramic crystal grains 5e have a larger volume because their growth is promoted more than the other crystal grains 220, 400, and as in the fifth embodiment, the crystal grains 5e are formed at the ends 230u, 230d of the internal electrode layers 23u, 23d. are in contact with each other.
  • the crystal grain 5e has a convex portion 50 sandwiched between the end portions 230u and 230d of each internal electrode layer 23u and 23d.
  • the convex portion 50 is a part of the dielectric layer 22m, and has a convex shape inside the dielectric layer 22m. However, the convex portion 50 does not cover each surface of the internal electrode layers 23u and 23d on the dielectric layer 22m side.
  • the volume of the grain boundary between the crystal grains 5e, 220, 400 is smaller than in the case where the crystal grain 5e is not provided. Furthermore, in this embodiment, since the convex portion 50 is provided on the crystal grain 5e, the volume of the grain boundary is smaller than that in the fifth embodiment. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed more effectively than in the fifth embodiment. Note that the means for growing such crystal grains 5e will be described later.
  • FIG. 10 is a cross-sectional view showing the fine structure of a multilayer ceramic capacitor 1 including crystal grains 5f of the seventh form.
  • FIG. 10 shows a boundary region between the side margin portion 40, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Gb in FIG.
  • components common to those in FIGS. 1 to 3 and FIG. 4A are designated by the same reference numerals, and their explanations will be omitted.
  • the dielectric ceramic crystal grains 5f are arranged across the side margin portion 40 and the dielectric layer 22m.
  • the dielectric ceramic crystal grains 5f have a larger volume because their growth is promoted more than the other crystal grains 220, 400, and as in the fifth embodiment, the crystal grains 5f of the dielectric ceramic have a large volume, and are formed at the ends 230u, 230d of the internal electrode layers 23u, 23d, as in the fifth embodiment. are in contact with each other.
  • the crystal grains 5f are formed between mutually opposing regions (hereinafter referred to as opposing regions) of the end portions 230u and 230d of each internal electrode layer 23u and 23d, and extend between the internal electrode layers 23u and 23d. tie. Specifically, the crystal grain 5f has a convex portion 51 that fills between the ends 230u and 230d of each internal electrode layer 23u and 23d.
  • the convex portion 51 is a part of the dielectric layer 22m, and has a convex shape inside the dielectric layer 22m. However, unlike the sixth embodiment, the convex portion 51 covers each surface of the internal electrode layers 23u and 23d on the dielectric layer 22m side.
  • the volume of the grain boundary between the crystal grains 5f, 220, 400 is smaller than in the case where the crystal grain 5f is not provided. Further, in this embodiment, since the convex portion 51 connecting the internal electrode layers 23u and 23d is provided in the crystal grain 5f over the opposing regions of the internal electrode layers 23u and 23d, the volume of the grain boundary is smaller than that in the sixth embodiment. is decreasing. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed more effectively than in the sixth embodiment. Note that the means for growing such crystal grains 5f will be described later.
  • FIG. 11 is a cross-sectional view showing the fine structure of a multilayer ceramic capacitor 1 including 5 g of crystal grains of the eighth form.
  • FIG. 11 shows a boundary region between the end margin portion 24, the dielectric layer 22, and the internal electrode layer 23, which is indicated by the symbol Ga in FIG.
  • components common to those in FIGS. 1 to 4 are denoted by the same reference numerals, and their explanations will be omitted.
  • the end portion 231u of the internal electrode layer 23u in the length direction is adjacent to the end margin portion 24.
  • Internal electrode layers 23u and 23d face each other with dielectric layer 22m in between.
  • the end 231u is an example of a second end.
  • the dielectric ceramic crystal grains 5g are arranged across the end margin portion 24 and the dielectric layers 22u and 22m.
  • the growth of the dielectric ceramic crystal grain 5g is promoted more than that of the other crystal grains 220 and 400, so it has a large volume and surrounds the end portion 231u.
  • the surface on the dielectric layer 22u side, the surface on the end margin portion 24 side, and the surface on the dielectric layer 22m side are covered with the crystal grains 5g.
  • the volume of the grain boundary between the crystal grains 5g, 220, and 400 near the end 231u is the same as that of the crystal grain 5g. It is lower than without. Therefore, current leakage between internal electrode layers 23u and 23d is suppressed.
  • the crystal grains 5g extend from the end 231u of the internal electrode layer 23u toward the internal electrode layer 23d on the lower side in the stacking direction, and contact the surface of the internal electrode layer 23d facing the end 231u, covering a partial area (see symbol Pe). Therefore, leakage current is suppressed more effectively than if the surface of the internal electrode layer 23d was not covered.
  • the growth of the ceramic grains 5a to 5g, 5c1 near the ends 230u, 230d, 230x of the internal electrode layers 23u, 23d, 23x, which tend to be the starting point of current leakage, is promoted to increase their size.
  • the volume of grain boundaries that are eroded by the plating solution is reduced. Therefore, even if the side margin parts 40, 41 and the end margin part 24 are made thinner, current leakage is suppressed compared to the case where the crystal grains 5a to 5g, 5c1 are small in size. Therefore, according to this embodiment, the capacitance of the multilayer ceramic capacitor 1 can be increased and the reliability can be improved. Note that there is no limit to the number of crystal grains 5a to 5g, 5c1, but the greater the number, the better the reliability will be.
  • FIG. 12 is a flowchart showing an example of the manufacturing process of the multilayer ceramic capacitor 1. This manufacturing process is an example of a method for manufacturing a laminated ceramic electronic component.
  • FIGS. 13 and 14 are cross-sectional views showing an example from the green sheet forming process St1 to the laminating process St4.
  • FIG. 13 shows a cross section along the lamination direction and width direction
  • FIG. 14 shows a cross section along the lamination direction and length direction.
  • a green sheet forming step St1 is performed.
  • a dielectric material obtained by adding various additive compounds (sintering aids, etc.) to ceramic powder is mixed with a binder such as polyvinyl butyral (PVB) resin and an organic solvent such as ethanol or toluene. , plasticizer and wet-mix.
  • a dielectric green sheet 7 is coated on a base material by, for example, a die coater method or a doctor blade method, and then dried.
  • the base material is, for example, a PET (polyethylene terephthalate) film.
  • the ceramic powder includes ceramic particles having an average particle size of 200 (nm) and a specific surface area (BET (Brunaure Emmet Teller) value) of 5 (m 2 /g).
  • the additive compounds of the ceramic powder include Mg (magnesium), Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Sm (samarium), Eu (europium), Gd ( Gadolinium), Tb (terbium), Dy (dysprosium), Ho (holmium), Er (erbium), Tm (thulium) and Yb (ytterbium)), as well as Co (cobalt), Ni, Li (lithium) , B (boron), Na (sodium), K (potassium), and Si (silicon) or glass.
  • an internal electrode printing step St2 is performed.
  • This process is an example of a process in which internal electrode patterns 6 are printed by applying a conductive paste added with ceramic particles to a plurality of dielectric green sheets 7, respectively.
  • a plurality of internal electrode patterns corresponding to the internal electrode layer 23 are formed by printing a metal conductive paste for forming internal electrodes containing an organic binder on the dielectric green sheet 7 on the base material by gravure printing or the like. 6 are spaced apart from each other. Ceramic particles are added to the conductive paste as a co-material. Although the main component of the ceramic particles is not particularly limited, it is preferably the same as the main component ceramic of the dielectric layer 22.
  • a dielectric paste 8 mainly composed of ceramic particles is applied to a plurality of dielectric green sheets 7 on which internal electrode patterns 6 are printed so as to fill in the steps 70 between the internal electrode patterns 6 and the dielectric green sheets 7. This is an example of a coating process.
  • a dielectric paste 8 containing a ceramic material is applied between the conductive pastes printed on the dielectric green sheet 7 by gravure printing or the like.
  • Dielectric paste 8 is applied to have substantially the same thickness as internal electrode pattern 6 . Therefore, the step 70 between the internal electrode pattern 6 and the surface of the dielectric green sheet 7 is filled with the dielectric paste 8.
  • Dielectric paste 8 forms end margin portion 24 of multilayer ceramic capacitor 1 .
  • a lamination step St4 is performed.
  • a laminated sheet 7S is formed by laminating dielectric green sheets 7 on which internal electrode patterns 6, which will become internal electrode layers 23, are printed.
  • Dielectric green sheets 7a and 7b corresponding to the cover layers 20 and 21 are laminated on both end faces of the laminated sheet 7S in the lamination direction, respectively.
  • a crimping step St5 is performed.
  • the plurality of dielectric green sheets 7, 7a, and 7b are bonded together by applying pressure to the laminated sheet 7S.
  • the compression means include, but are not limited to, a hydrostatic press.
  • the lamination step St4 and the pressure bonding step St5 are examples of steps in which a plurality of dielectric green sheets 7 are laminated and pressure bonded to each other.
  • a cutting step St6 is performed.
  • This process is an example of a process of dividing the plurality of press-bonded dielectric green sheets 7 into a plurality of laminated parts 2s each having a substantially rectangular parallelepiped shape.
  • a plurality of laminated parts 2s are obtained by cutting the laminated sheet 7S in the lamination direction along predetermined cut lines LW with a blade.
  • the side margin forming step St7 is an example of a step of forming a pair of side margin portions 40, 41 mainly composed of ceramic particles on a pair of mutually opposing side surfaces 2E, 2F of the laminated portion 2s. This will be explained below with reference to FIGS. 15 to 17.
  • FIGS. 15 to 17 are side views showing an example of the side margin forming step St7 when the end surface 2A of the laminated portion 2s is viewed from the front.
  • the process of forming the side margin part 41 on one side surface 2F is described, but the process of forming the side margin part 40 on the other side surface 2E is also similar.
  • a dielectric green sheet 91 is placed on the surface of a flat elastic body 92. Further, one side surface 2E of the laminated portion 2s is fixed with tape 90, and the laminated portion 2s is arranged above the other side surface 2F so as to face the surface of the dielectric green sheet 91.
  • the tape 90 is moved downward by a pressing device (not shown). As a result, the laminated portion 2s moves toward the dielectric green sheet 91 as indicated by the symbol D.
  • the side surface 2F of the laminated portion 2s is pressed against the surface of the dielectric green sheet 91.
  • the pressed portion of the dielectric green sheet 91 is depressed by the pressure from the laminated portion 2s, and the elastic body 92 below it is also depressed.
  • the corresponding portion of the dielectric green sheet 91 is pressed against the side surface 2F of the laminated portion 2s by the restoring force from the elastic body 92. As a result, a portion of the dielectric green sheet 91 sticks to the side surface 2F.
  • the tape 90 is moved upward by a pressing device (not shown).
  • the laminated portion 2s moves away from the elastic body 92 as indicated by the symbol U.
  • the separated portion of the dielectric green sheet 91 sticks to the side surface 2F of the laminated portion 2s, and is formed as the side margin portion 41.
  • the side margin parts 41 and 40 are formed on the side surfaces 2F and 2E of the laminated part 2s, respectively, and the laminated part 2s before firing is produced.
  • the unnecessary parts protruding due to misprinting of the internal electrode pattern 6 can be removed in the cutting process St6.
  • the capacitance per unit volume of the capacitor 1 can be improved.
  • a polishing step St8 is performed.
  • the laminated portion 2s on which the side margin portions 40 and 41 are formed that is, the laminated chip 2 before firing, is polished by a technique such as barrel polishing. As a result, the corners of the stacked chip 2 are rounded.
  • an external electrode forming step St9 is performed.
  • a conductive paste containing, for example, metal powder, glass frit, binder, and solvent is applied to each end surface 2A, 2B, upper surface 2C, lower surface 2D, and each side surface 2E, 2F of the laminated chip 2.
  • the conductive paste After applying the conductive paste, it is dried to form metal films 30a and 30b of external electrodes 3a and 3b.
  • the binder and solvent are evaporated by baking.
  • the means for applying the conductive paste include a sputtering method and a dipping method.
  • a firing step St10 is performed.
  • This step is an example of a step of firing the laminate.
  • the laminated chip 2 on which the external electrodes 3a and 3b are formed is subjected to a binder removal process in an N2 atmosphere at 250 to 500°C, and then fired at a firing temperature of 1200°C or higher in a reducing atmosphere for about 1 hour.
  • a firing temperature of 1200°C or higher is sintered.
  • a plating step St11 is performed.
  • metal coating such as Cu, Ni, Sn, etc. is performed on each of the metal films 30a and 30b to form plated films 31a and 31b. In this manner, the manufacturing process of the multilayer ceramic capacitor 1 is performed.
  • the plating films 31a and 31b are formed, for example, by an electrolytic plating method in which the laminated chip 2 is immersed in a plating solution. At this time, the acidic plating solution may erode the grain boundaries between ceramic particles in the side margin parts 40, 41 and the end margin part 24, resulting in deterioration of moisture resistance.
  • the above-mentioned dielectric ceramic crystal grains 5a ⁇ By promoting the growth of 5g and 5c1, the volume of grain boundaries can be reduced and deterioration of moisture resistance can be suppressed. Further, by adjusting the firing temperature, it is possible to further promote the growth of the dielectric ceramic crystal grains 5a to 5g and 5c1.
  • the ceramic particles that are the main component of the dielectric green sheets 91 that form the side margin parts 40 and 41 will be referred to as “ceramic particles for side margin”
  • the main components of the dielectric paste 8 that form the end margin parts 24 will be referred to as “ceramic particles for side margin”.
  • the component ceramic particles are referred to as "ceramic particles for end margin.”
  • the ceramic particles added as a co-material to the conductive paste forming the internal electrode pattern 6 are referred to as "common-material ceramic particles.”
  • the common ceramic particles are an example of the first dielectric particles
  • the side margin ceramic particles and the end margin ceramic particles are examples of the second dielectric particles.
  • the average value of the particle diameters of the side margin ceramic particles, the end margin ceramic particles, and the co-material ceramic particles are each 200 (nm). Further, the specific surface areas of the side margin ceramic particles, the end margin ceramic particles, and the co-material ceramic particles differ depending on the first to eighth embodiments. Furthermore, the firing temperature also differs depending on the first to eighth embodiments. The specific surface area and firing temperature conditions are described below for each form.
  • the specific surface area of the side margin ceramic particles is 11 to 14 (m 2 /g), and the specific surface area of the co-material ceramic particles is 11 to 14 (m 2 /g). Further, the firing temperature was 1200 (°C).
  • the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and crystal grains 5a are grown around the end portion 230u of the internal electrode layer 23u. be able to.
  • the specific surface area of the side margin ceramic particles is 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 11 to 14 (m 2 /g). Further, the firing temperature was 1200 (°C).
  • the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and the periphery of the end 230u of the internal electrode layer 23u and the end of the internal electrode layer 23d are bonded together by sintering. Crystal grains 5b can be grown near the portion 230d.
  • the specific surface area of the side margin ceramic particles is 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 14 to 17 (m 2 /g). Further, the firing temperature was 1230 (°C).
  • the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and crystals are formed around the ends 230u and 230d of each internal electrode layer 23u and 23d. Grains 5c can be grown.
  • the specific surface area of the side margin ceramic particles is 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 14 to 17 (m 2 /g). Further, the firing temperature was 1260 (°C).
  • the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and the ends 230u, 230d, 230x of each internal electrode layer 23u, 23d, 23x Crystal grains 5c1 can be grown around the .
  • the specific surface area of the side margin ceramic particles is 11 to 14 (m 2 /g) or 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 8 to 11 (m 2 /g). be. Further, the firing temperature was 1200 (°C). By performing the firing step St10 under these conditions, the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and the side margins near the ends 230u and 230d of each internal electrode layer 23u and 23d are Crystal grains 5d can be grown in the portion 40.
  • the specific surface area of the side margin ceramic particles is 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 11 to 14 (m 2 /g). Further, the firing temperature was 1200 (°C).
  • the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and crystals are formed near the ends 230u and 230d of each internal electrode layer 23u and 23d. Grains 5e can be grown.
  • the specific surface area of the side margin ceramic particles is 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 14 to 17 (m 2 /g). Further, the firing temperature was 1200 (°C).
  • the plurality of side margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and crystals are formed near the ends 230u and 230d of each internal electrode layer 23u and 23d. Grains 5f can be grown.
  • the crystal grains 5a can be grown. Furthermore, by setting the specific surface area of the side margin ceramic particles to 14 (m 2 /g) or more, crystal grains 5b, 5d, and 5e can be grown. In addition, by setting the specific surface area of the co-material ceramic particles to 14 (m 2 /g) or more and the specific surface area of the side margin ceramic particles to 14 (m 2 /g) or more, the crystal grains 5c, 5c1, and 5f can be can be grown.
  • any of the crystal grains 5c, 5c1, and 5f can be grown.
  • the firing temperature is set to 1230°C or higher, the crystal grains 5c1 and 5f can be grown, and when the firing temperature is set to 1260°C or higher, the crystal grain 5f can be grown.
  • the specific surface area of the end margin ceramic particles is 14 to 17 (m 2 /g), and the specific surface area of the co-material ceramic particles is 14 to 17 (m 2 /g). Further, the firing temperature was 1200 (°C).
  • the plurality of end margin ceramic particles and the plurality of co-material ceramic particles are combined by sintering, and the surroundings of the end portion 230u of the internal electrode layer 23u and the vicinity of the internal electrode layer 23d It is possible to grow 5 g of crystal grains.
  • the specific surface area of the co-material ceramic particles can be set to 14 (m 2 /g) or more and the specific surface area of the end margin ceramic particles to 14 (m 2 /g) or more, in the firing step St10, 5 g of crystal grains with a large volume can be grown.
  • the specific surface area of the ceramic particles can be increased by increasing the intensity of the crushing treatment of the ceramic material.
  • Table 1 shows sample No. 1 of multilayer ceramic capacitor 1. 2 to 7, and sample No. 7 of multilayer ceramic capacitors for comparison. The specific surface area, firing temperature, crystal grain morphology of the ceramic particles, and moisture resistance test (OK or NG) of the co-material ceramic particles and the side margin ceramic particles of No. 1 are shown.
  • Sample No. 1 to 7 were produced and evaluated in 1000 pieces each according to the above manufacturing process. Sample No. The sizes of Nos. 1 to 7 were 0.6 (mm) in length, 0.3 (mm) in width, and 0.3 (mm) in height. Also, sample No. The rated voltage for Nos. 1 to 7 was 6.3 (V). Further, the thickness of the side margin portions 40 and 41 in the width direction was set to 7 ( ⁇ m).
  • each sample No. After applying a rated voltage of 6.3 (V) to 100 samples No. 1 to No. 7 under conditions of a temperature of 40 (°C) and a humidity of 95 (%) and holding it for a predetermined time, each sample No. The electrical resistance of 1 to 7 was measured. A sample in which the number of electrical resistance is less than 1 (M ⁇ ) is 0 is judged as “OK”, and a sample in which the number of electrical resistance is less than 1 (M ⁇ ) is 1 or more is judged as “NG”. I judged it.
  • Example No. 1 The specific surface area of the co-material ceramic particles was set to 8 to 11 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 8 to 11 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.). The specific surface area of the ceramic particles for the side margin is sample No. Since it was smaller than 2 to 7, it was not possible to effectively promote the growth of crystal grains of ceramic particles. Therefore, the formation of any of the crystal grains 5a to 5f and 5c1 of the first to seventh forms was not confirmed. Therefore, the result of the moisture resistance test was NG.
  • Example No. 2 The specific surface area of the co-material ceramic particles was set to 11 to 14 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 11 to 14 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.). The specific surface areas of the co-material ceramic particles and the side margin ceramic particles were the same for sample No. Since it was larger than 1, it was possible to promote the growth of crystal grains of ceramic particles. Therefore, the formation of the first type of crystal grains 5a was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. It decreased from 1 and the result of the moisture resistance test was OK.
  • Example No. 3 The specific surface area of the co-material ceramic particles was set to 8 to 11 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 11 to 14 (m 2 /g) and 14 to 17 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.).
  • the specific surface area of the co-material ceramic particles is that of sample No. Sample No. 1 is the same as Sample No. 1, but the specific surface area of the side margin ceramic particles is the same as Sample No. 1. Since it was larger than 2, it was possible to promote the growth of crystal grains of ceramic particles in the side margin parts 40 and 41. Therefore, the formation of the fifth type of crystal grains 5d was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. It decreased from 1 and the result of the moisture resistance test was OK.
  • sample No. 4 The specific surface area of the co-material ceramic particles was set to 11 to 14 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 14 to 17 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.).
  • the specific surface area of the co-material ceramic particles is that of sample No. Sample No. 2 is the same as Sample No. 2, but the specific surface area of the side margin ceramic particles is the same as Sample No. 2. Since it was larger than 2, it was possible to further promote the growth of crystal grains of ceramic particles between the ends of mutually adjacent internal electrode layers. Therefore, the formation of crystal grains 5b and 5e of the second and sixth forms was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. It decreased from 1 and the result of the moisture resistance test was OK.
  • sample No. 5 The specific surface area of the co-material ceramic particles was set to 14 to 17 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 14 to 17 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.).
  • the specific surface area of the side margin ceramic particles is that of sample No. Sample No. 4 is the same as Sample No. 4, but the specific surface area of the co-material ceramic particles is the same as Sample No. 4. Since it was larger than 4, it was possible to further promote the growth of the crystal grains of the ceramic particles in the side margin parts 40 and 41. Therefore, the formation of crystal grains 5f of the seventh form was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. It decreased from 1 and the result of the moisture resistance test was OK.
  • Example No. 6 The specific surface area of the co-material ceramic particles was set to 14 to 17 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 14 to 17 (m 2 /g).
  • a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1230 (° C.).
  • the specific surface area of the co-material ceramic particles and the side margin ceramic particles is that of sample No. Same as Sample No. 5, but the firing temperature is the same as Sample No. 5. Since it was larger than 5, it was possible to further promote the growth of crystal grains of ceramic particles. Therefore, the formation of third form crystal grains 5c was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. It decreased from 1 and the result of the moisture resistance test was OK.
  • Example No. 7 The specific surface area of the co-material ceramic particles was set to 14 to 17 (m 2 /g), and the specific surface area of the side margin ceramic particles was set to 14 to 17 (m 2 /g). Further, a firing step St10 was performed at a firing temperature of 1260 (° C.) to produce a multilayer ceramic capacitor.
  • the specific surface area of the co-material ceramic particles and the side margin ceramic particles is that of sample No. Sample No. 5 and 6 are the same, but the firing temperature is different from Sample No. Since it was larger than 5 or 6, it was possible to further promote the growth of crystal grains of ceramic particles. Therefore, the formation of the fourth type of crystal grains 5c1 was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. It decreased from 1 and the result of the moisture resistance test was OK.
  • step 7 by setting the specific surface area of the co-material ceramic particles to 8 (m 2 /g) or more and setting the specific surface area of the side margin ceramic particles to 11 (m 2 /g) or more, a large number of It was possible to grow crystal grains 5a to 5f and 5c1 by increasing the probability that ceramic particles would come into contact with each other. Also, sample No. 2 ⁇ No. Since the result of the moisture resistance test in No. 7 was OK, it was found that reliability was maintained even if the side margin portions 40 and 41 were made thinner to improve the capacitance.
  • the specific surface area of the co-material ceramic particles by setting the specific surface area of the co-material ceramic particles to 11 (m 2 /g) or more, it was possible to grow the crystal grains 5a. Furthermore, by setting the specific surface area of the side margin ceramic particles to 14 (m 2 /g) or more, it was possible to grow crystal grains 5b, 5d, and 5e. In addition, by setting the specific surface area of the co-material ceramic particles to 14 (m 2 /g) or more and the specific surface area of the side margin ceramic particles to 14 (m 2 /g) or more, the crystal grains 5c, 5c1, and 5f can be I was able to grow it.
  • crystal grains 5c, 5c1, and 5f when the specific surface area of the co-material ceramic particles is 14 (m 2 /g) or more, and the specific surface area of the side margin ceramic particles is 14 (m 2 /g) or more, and the firing temperature is 1200° C. or more, It was possible to grow crystal grains 5c, 5c1, and 5f. In this case, when the firing temperature was set at 1230° C. or higher, crystal grains 5c and 5c1 could be grown, and when the firing temperature was set at 1260° C. or higher, crystal grains 5c1 could be grown. In addition, sample No. By mixing combinations of specific surface areas of the co-material ceramic particles 2 to 7 and the side margin ceramic particles, it was also possible to grow a plurality of types of crystal grains 5a to 5f and 5c1.
  • Table 2 shows sample No. 1 of multilayer ceramic capacitor 1. 9, and sample No. 9 of the multilayer ceramic capacitor for comparison.
  • the specific surface area, firing temperature, crystal grain morphology of the ceramic particles, and moisture resistance test (OK or NG) of the co-material ceramic particles and the side margin ceramic particles of No. 8 are shown.
  • Sample No. 8 and 9 were produced and evaluated in 1000 pieces each according to the above manufacturing process.
  • Sample No. The sizes of 8 and 9 were 0.6 (mm) in length, 0.3 (mm) in width, and 0.3 (mm) in height.
  • sample No. The rated voltage of Nos. 8 and 9 was 6.3 (V).
  • the thickness of the end margin portion 24 in the width direction was set to 18 ( ⁇ m). Note that the moisture resistance test was as described above.
  • Example No. 8 The specific surface area of the co-material ceramic particles was set to 8 to 11 (m 2 /g), and the specific surface area of the end margin ceramic particles was set to 8 to 11 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.). The specific surface area of the ceramic particles for the side margin is sample No. Since it was smaller than 9, it was not possible to effectively promote the growth of crystal grains of ceramic particles. Therefore, formation of 5 g of crystal grains of the eighth form was not confirmed. Therefore, the result of the moisture resistance test was NG.
  • Example No. 9 The specific surface area of the co-material ceramic particles was set to 14 to 17 (m 2 /g), and the specific surface area of the ceramic particles for end margin was set to 14 to 17 (m 2 /g). Further, a multilayer ceramic capacitor was manufactured by performing a firing step St10 at a firing temperature of 1200 (° C.). The specific surface areas of the co-material ceramic particles and the side margin ceramic particles were the same for sample No. Since it was larger than 8, it was possible to promote the growth of crystal grains of ceramic particles. Therefore, the formation of 5 g of crystal grains of the eighth form was confirmed. Therefore, the volume of grain boundaries is equal to that of sample No. The moisture resistance test result was OK.
  • sample no. In step 9 the specific surface area of the co-material ceramic particles is 14 (m 2 /g) or more, and the specific surface area of the end margin ceramic particles is 14 (m 2 /g) or more, so that in the firing step St10, the volume is increased. It was possible to grow 5 g of large crystal grains. Also, sample No. Since the result of the moisture resistance test in No. 9 was OK, it was found that reliability was maintained even if the side margin portions 40 and 41 were made thinner to improve the capacitance.
  • Multilayer ceramic capacitor 2 Multilayer chip 2s Multilayer part 3a, 3b External electrodes 5a to 5f, 5c1 Crystal grains 22, 22u, 22d, 22x Dielectric layer 23, 23u, 23d, 23x Internal electrode layer 24 End margin part 40, 41 Side Margin section 230u, 230d, 230x End section

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Abstract

積層セラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面に引き出された前記複数の内部電極層の第１端部に接続された一対の外部電極とを有し、前記積層体は、積層方向に沿った断面視において、前記内部電極層の第２端部と隣接する誘電体部を含み、前記誘電体部は、前記内部電極層の前記第２端部を包む誘電体の結晶粒を有する。

Description

積層セラミック電子部品及びその製造方法
　本発明は、積層セラミック電子部品及びその製造方法に関する。
　例えば積層セラミックコンデンサを積層方向から見たとき、互いに隣接する内部電極同士が重なる部分（以下、容量部と表記）は静電容量に寄与するが、容量部の両側面を覆うサイドマージン部や、誘電体層の表面と内部電極層の表面の段差を埋めるエンドマージン部は静電容量に寄与しない。これに対し、例えばエンドマージン部の厚みを低減することにより静電容量を増加させる手段がある（例えば特許文献１参照）。
特開２０１９－１４５７８１号公報
　しかし、サイドマージン部やエンドマージン部を薄くすると、積層セラミックコンデンサの製造工程において、外部電極にメッキ膜を形成するとき、酸性のメッキ液がサイドマージン部やエンドマージン部の誘電体粒子間の粒界（例えばシリコンを主相とするガラス成分）を浸食することにより耐湿性が劣化するおそれがある。この場合、互いに隣接する内部電極間に電流のリークが発生して積層セラミックコンデンサの信頼性が低下する。
　本発明は、上記課題に鑑みなされたものであり、信頼性を向上させた大容量の積層セラミック電子部品及びその製造方法を提供することを目的とする。
　本発明の積層セラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面に引き出された前記複数の内部電極層の第１端部に接続された一対の外部電極とを有し、前記積層体は、積層方向に沿った断面視において、前記内部電極層の第２端部と隣接する誘電体部を含み、前記誘電体部は、前記内部電極層の前記第２端部を包む誘電体の結晶粒を有することを特徴とする
　上記の積層セラミック電子部品において、前記結晶粒は、前記断面視において、前記内部電極層の前記第２端部のうち、前記内部電極層に隣り合う他の内部電極層と前記積層方向に対向する領域を覆ってもよい。
　上記の積層セラミック電子部品において、前記結晶粒は、前記断面視において、前記複数の内部電極層のうち、前記第２端部を包まれた内部電極層に隣り合う他の内部電極層の第２端部に接してもよい。
　上記の積層セラミック電子部品において、前記結晶粒は、前記断面視において、前記複数の内部電極層のうち、前記第２端部を包まれた内部電極層に隣り合う他の内部電極層の第２端部を包んでもよい。
　上記の積層セラミック電子部品において、前記結晶粒は、前記断面視において、前記複数の内部電極層のうち、前記他の内部電極層に隣り合う、さらに別の内部電極層の第２端部を包んでもよい。
　上記の積層セラミック電子部品において、前記第２端部は、前記積層方向及び前記一対の端面が互いに対向する方向に対して略直交する方向における前記内部電極層の端部であってもよい。
　上記の積層セラミック電子部品において、前記第２端部は、前記一対の端面が互いに対向する方向における前記内部電極層の端部であってもよい。
　上記の積層セラミック電子部品において、前記結晶粒は、前記複数の内部電極層のうち、前記第２端部を包まれた内部電極層に隣り合う他の内部電極層に接してもよい。
　本発明の他の積層セラミック電子部品は、交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、前記積層体において互いに対向する一対の端面に引き出された前記複数の内部電極層の第１端部に接続された一対の外部電極とを有し、前記積層体は、積層方向に沿った断面視において、前記内部電極層の第２端部と隣接する誘電体部を含み、前記誘電体部は、前記複数の内部電極層のうち、互いに隣り合う２つの内部電極層の各々の前記第２端部と接する誘電体の結晶粒を有することを特徴とする。
　上記の積層セラミック電子部品において、前記第２端部は、前記積層方向及び前記一対の端面が互いに対向する方向に対して略直交する方向における前記内部電極層の端部であってもよい。
　上記の積層セラミック電子部品において、前記結晶粒は、前記断面視において、前記２つの内部電極層の各々の前記第２端部に挟まれた部分を有してもよい。
　上記の積層セラミック電子部品において、前記結晶粒は、前記断面視において、前記２つの内部電極層の各々の前記第２端部の互いに対向する領域の間にわたって形成されてもよい。
　本発明の積層セラミック電子部品の製造方法は、第１誘電体粒子が添加された導電ペーストを複数の誘電体グリーンシートにそれぞれ塗布することにより内部電極パターンを印刷する工程と、前記内部電極パターンが印刷された前記複数の誘電体グリーンシートを互いに積層して圧着する工程と、圧着された前記複数の誘電体グリーンシートを略直方体形状の複数個の積層体に分断する工程と、第２誘電体粒子を主成分とする一対のサイドマージン部を前記積層体の互いに対向する一対の側面に形成する工程と、前記積層体を焼成する工程とを有し、前記第１誘電体粒子の比表面積は、８ｍ２／ｇ以上であり、前記第２誘電体粒子の比表面積は、１１ｍ２／ｇ以上であることを特徴とする。
　上記の製造方法において、前記第１誘電体粒子の比表面積は、１１ｍ２／ｇ以上であってもよい。
　上記の製造方法において、前記第２誘電体粒子の比表面積は、１４ｍ２／ｇ以上であってもよい。
　上記の製造方法において、前記第１誘電体粒子の比表面積は、１４ｍ２／ｇ以上であり、前記第２誘電体粒子の比表面積は、１４ｍ２／ｇ以上であってもよい。
　上記の製造方法において、前記積層体を焼成する工程における焼成温度は、１２００℃以上であってもよい。
　上記の製造方法において、前記積層体を焼成する工程における焼成温度は、１２３０℃以上であってもよい。
　上記の製造方法において、前記積層体を焼成する工程における焼成温度は、１２６０℃以上であってもよい。
　本発明の他の積層セラミック電子部品の製造方法は、第１誘電体粒子が添加された導電ペーストを複数の誘電体グリーンシートにそれぞれ塗布することにより内部電極パターンを印刷する工程と、前記内部電極パターンが印刷された前記複数の誘電体グリーンシートに、第２誘電体粒子を主成分とする誘電体ペーストを、前記内部電極パターンと前記誘電体グリーンシートの表面の段差を埋めるようにそれぞれ塗布する工程と、前記誘電体ペーストが塗布された前記複数の誘電体グリーンシートを互いに積層して圧着する工程と、圧着された前記複数の誘電体グリーンシートを略直方体形状の複数個の積層体に分断する工程と、前記積層体を焼成する工程とを有し、前記第１誘電体粒子の比表面積は、１４（ｍ２／ｇ）以上であり、前記第２誘電体粒子の比表面積は、１４（ｍ２／ｇ）以上であることを特徴とする。
　本発明によると、積層セラミック電子部品の容量を増加させ、信頼性を向上させることができる。
実施形態の積層セラミックコンデンサの一例を示す斜視図である。 図１のＡ－Ａ線に沿った積層セラミックコンデンサの断面図である。 図１のＢ－Ｂ線に沿った積層セラミックコンデンサの断面図である。 第１形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 内部電極層の端部近傍を示す断面図である。 第２形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 第３形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 第４形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 第５形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 第６形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 第７形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 第８形態の結晶粒を含む積層セラミックコンデンサの微細構造を示す断面図である。 積層セラミックコンデンサの製造工程の一例を示すフローチャートである。 グリーンシート成形工程から積層工程までの一例を示す断面図である（その１）。 グリーンシート成形工程から積層工程までの一例を示す断面図である（その２）。 積層部の端面を正面視した場合のサイドマージン形成工程の一例を示す側面図である（その１）。 積層部の端面を正面視した場合のサイドマージン形成工程の一例を示す側面図である（その２）。 積層部の端面を正面視した場合のサイドマージン形成工程の一例を示す側面図である（その３）。
（積層セラミックコンデンサの構成）
　図１は、実施形態の積層セラミックコンデンサ１の一例を示す斜視図である。図２は、図１のＡ－Ａ線に沿った積層セラミックコンデンサ１の断面図である。図３は、図１のＢ－Ｂ線に沿った積層セラミックコンデンサ１の断面図である。
　積層セラミックコンデンサ１は積層セラミック電子部品の一例である。積層セラミックコンデンサ１は、略直方体形状を有する積層チップ２と、積層チップ２において互いに対向する一対の端面２Ａ，２Ｂに設けられた外部電極３ａ，３ｂとを有する。
　図１～図３には、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。Ｘ方向は、積層セラミックコンデンサ１の長さ（Ｌ）方向であり、積層チップ２の一対の端面が対向する方向に一致する。Ｙ方向は、積層セラミックコンデンサ１の幅（Ｗ）方向であり、積層チップ２の一対の側面が対向する方向に一致する。Ｚ方向は、積層セラミックコンデンサ１の高さ（Ｈ）方向であり、積層セラミックコンデンサ１の積層方向に一致する。
　積層チップ２は、積層体の一例であり、積層構造を有する略直方体形状の積層部２ｓ、及び、積層セラミックコンデンサ１の幅（Ｗ）方向において互いに対向する積層部２ｓの一対の側面２Ｅ，２Ｆを覆う一対のサイドマージン部４０，４１を有する。積層部２ｓは、誘電体として機能するセラミック材料を含む誘電体層２２と、内部電極層２３とが、交互に積層され、さらに誘電体層２２及び内部電極層２３を積層方向の両側から挟むように積層された一対のカバー層２０，２１と含む。カバー層２０，２１は、積層方向における積層部２ｓの上面２Ｃ及び下面２Ｄを構成する。積層部２ｓにおいて、長さ方向における各内部電極層２３の一方の端部２３Ａは、積層方向に沿って交互に端面２Ａ，２Ｂに引き出されている。なお、内部電極層２３の端部２３Ａは第１端部の一例である。
　また、積層部２ｓには、誘電体層２２の表面と内部電極層２３の表面の段差を埋めるエンドマージン部２４が設けられている。エンドマージン部２４は、長さ方向における各内部電極層２３の両端部２３Ａ，２３Ｂのうち、端面２Ａ，２Ｂに露出していない端部２３Ｂに隣接する。エンドマージン部２４の厚みは内部電極層２３の厚みと実質的に等しいため、各内部電極層２３が上記の段差によって弧状に歪むことが抑制される。
　サイドマージン部４０，４１は、積層部２ｓの一対の側面２Ｅ，２Ｆに露出した各内部電極層２３の両端部２３Ｃにそれぞれ隣接する。カバー層２０，２１、サイドマージン部４０，４１、及びエンドマージン部２４は、例えば絶縁体の誘電体層２２と主成分が同一であってもよい。これにより、カバー層２０，２１、サイドマージン部４０，４１、及びエンドマージン部２４は内部電極層２３を保護する。なお、図２の内部電極層２３の端部２３Ｂ、及び図３の内部電極層２３の端部２３Ｃは、第２端部の一例であり、サイドマージン部４０，４１及びエンドマージン部２４は誘電体部の一例である。
　内部電極層２３は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層２３として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。
　誘電体層２２は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主相とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
　また、カバー層２０，２１及びエンドマージン部２４は、セラミック材料を主成分とする。例えば、カバー層２０，２１の材料は、誘電体層２２とセラミック材料の主成分が同じである。
　また、サイドマージン部４０，４１は、セラミック材料を主成分とする。例えば、サイドマージン部４０，４１の材料は、誘電体層２２とセラミック材料の主成分が同じである。サイドマージン部４０，４１は、積層部２ｓの形成後、その側面２Ｅ，２Ｆ上に形成される。なお、セラミック材料は誘電体の一例である。
　外部電極３ａ，３ｂは、積層セラミックコンデンサ１の長さ方向において互いに対向する積層部２ｓの端面２Ａ，２Ｂをそれぞれ覆う。また、外部電極３ａ，３ｂは、積層チップ２の上面２Ｃ、下面２Ｄおよび２つのサイドマージン部４０，４１の表面に延在している。ただし、外部電極３ａ，３ｂは、上面２Ｃ、下面２Ｄおよび２つのサイドマージン部４０，４１の表面において互いに離間している。
　外部電極３ａ，３ｂは、積層チップ２の表面上に直接的に形成された金属膜３０ａ，３０ｂと、金属膜３０ａ，３０ｂを覆うメッキ膜３１ａ，３１ｂとをそれぞれ有する。金属膜３０ａ，３０ｂは、Ｃｕ，Ｎｉ，Ａｌ（アルミニウム），Ｚｎ（亜鉛），Ａｕ（金），Ｓｎ（錫）などの金属、またはこれらの２以上の成分を含む組成を主成分とし、外部電極３ａ，３ｂの緻密化のためのガラス成分、外部電極３ａ，３ｂの焼結性を制御するための共材、などのセラミックを含んでいてもよい。ガラス成分は、Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｚｎ（亜鉛），Ａｌ，Ｓｉ（ケイ素），Ｂ（ホウ素）等の酸化物である。共材は、例えば、誘電体層２２及びエンドマージン部２４の主成分と同じ材料を主成分とするセラミック成分である。
　また、メッキ膜３１ａ，３１ｂは、例えばＮｉ，Ｃｕ，Ｓｎ等の卑金属を主成分とする。メッキ膜３１ａ，３１ｂは、例えばメッキ液中に積層チップ２を浸漬させる電解メッキ法により形成される。なお、エポキシ樹脂及びウレタン樹脂などの導電性樹脂の膜を金属膜３０ａ，３０ｂとメッキ膜３１ａ，３１ｂの間に形成してもよい。
　上述したように、長さ方向における各内部電極層２３の端部２３Ａは、積層チップ２の外部電極３ａが設けられた端面２Ａと、外部電極３ｂが設けられた端面２Ｂとに、交互に引き出されて露出している。これにより、各内部電極層２３は、積層方向において外部電極３ａと外部電極３ｂとに、交互に導通している。つまり、各端面２Ａ，２Ｂの外部電極３ａ，３ｂは、積層方向に沿って各内部電極層２３の端部２３Ａに接続されている。
　積層セラミックコンデンサ１においてサイドマージン部４０，４１及びエンドマージン部２４は静電容量に寄与しない。このため、サイドマージン部４０，４１及びエンドマージン部２４の各厚みを低減することにより単位体積当たりの静電容量を増加させることが好ましい。
　しかし、サイドマージン部４０，４１及びエンドマージン部２４を薄くすると、積層セラミックコンデンサ１の製造工程において、外部電極３ａ，３ｂにメッキ膜３１ａ，３１ｂを形成するとき、酸性のメッキ液がサイドマージン部４０，４１やエンドマージン部２４のセラミック粒子間の粒界（例えばシリコンを主相とするガラス成分）を浸食することにより耐湿性が劣化するおそれがある。この場合、互いに隣接する内部電極層２３間に電流のリークが発生して積層セラミックコンデンサ１の信頼性が低下する。内部電極層２３の端部２３Ｂ，２３Ｃには電圧が集中しやすいため、電流リークの発生起点となりやすい。
　そこで、積層セラミックコンデンサ１の製造工程において、電流リークの起点となりやすい内部電極層２３の端部２３Ｂ，２３Ｃ付近のセラミック粒子の結晶の成長を促進させて結晶粒の大きさを増加させることにより、メッキ液が侵食しやすい結晶粒界の体積を減少させる。このため、サイドマージン部４０，４１及びエンドマージン部２４を薄くしても、結晶粒の大きさが小さい場合と比べると、電流リークの発生が抑制される。以下に誘電体のセラミック粒子の結晶粒の形態を説明する。
（第１形態）
　図４Ａは、第１形態の結晶粒５ａを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図４Ａは、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図４Ａにおいて、図１～３と共通する構成には同一の符号を付し、その説明は省略する。
　点線は、サイドマージン部４０と積層部２ｓの境界を示す。サイドマージン部４０は、誘電体のセラミック粒子の結晶粒４００を主成分として形成されている。積層部２ｓは、誘電体のセラミック粒子の結晶粒２２０を主成分として形成された誘電体層２２ｕ，２２ｍ，２２ｄと、内部電極層２３ｕ，２３ｄとを有する。サイドマージン部４０の結晶粒４００の大きさは、誘電体層２２ｕ，２２ｍ，２２ｄの結晶粒２２０の大きさより大きくなる傾向にある。これは、結晶粒４００が、結晶粒２２０よりも比表面積が大きい誘電体粒子を原材料として用いているからであり、粒子同士の接触確率が増加して粒成長が進行するためである。
　積層方向において、内部電極層２３ｕ，２３ｄは互いに隣り合い、内部電極層２３ｕは内部電極層２３ｄの上部に配置されている。誘電体層２２ｕは内部電極層２３ｕの上部に配置され、誘電体層２２ｍは内部電極層２３ｕ，２３ｄの間に配置され、誘電体層２２ｄは内部電極層２３ｄの下部に配置されている。
　幅方向における各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄはサイドマージン部４０に隣接し、誘電体層２２ｍを介して互いに対向する。内部電極層２３ｕ，２３ｄは、互いに対向する外部電極３ａ，３ｂにそれぞれ接続されているので静電容量を形成することができる。端部２３０ｕ，２３０ｄは第２端部の一例である。
　誘電体のセラミックの結晶粒５ａは、サイドマージン部４０と誘電体層２２ｕ，２２ｍに跨って配置されている。誘電体のセラミックの結晶粒５ａは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、上部側の端部２３０ｕを包んでいる。具体的には、端部２３０ｕにおいて、誘電体層２２ｕ側の表面、サイドマージン部４０側の表面、及び誘電体層２２ｍ側の表面が結晶粒５ａに覆われている。
　このように、端部２３０ｕの周囲が単一の結晶粒５ａで覆われているため、端部２３０ｕ近傍の結晶粒５ａ，２２０，４００の間の粒界の体積が、結晶粒５ａを設けていない場合より減少している。よって、内部電極層２３ｕ，２３ｄの間の電流リークが抑制される。
　また、結晶粒５ａは、符号Ｐａで示されるように、内部電極層２３ｕの端部２３０ｕを包み、内部電極層２３ｕに隣り合う他の内部電極層２３ｄの端部２３０ｄと積層方向において対向する領域を覆っている。このため、内部電極層２３ｕ，２３ｄの間の導電経路を減少させて電流リークを、より効果的に抑制することができる。なお、このような結晶粒５ａを成長させる手段については後述する。次に、誘電体のセラミックの結晶粒５ａが内部電極層２３ｕの端部２３０ｕを覆っている状態の定義の一例を説明する。
　図４Ｂは、内部電極層２３ｕの端部２３０ｕ近傍を示す断面図である。図４Ｂにおいて、図４Ａと共通する構成には同一の符号を付し、その説明は省略する。なお、図４Ｂにおいて、結晶粒２２０，４００の図示は省略する。
　点Ｐａは、結晶粒５ａと端部２３０ｕの接触領域の誘電体層２２ｕ側の端点であり、点Ｐｂは、結晶粒５ａと端部２３０ｕの接触領域の誘電体層２２ｄ側の端点である。線分Ｌａ，Ｌｂは、端部２３０ｕの外形線に対する接線である。線分Ｌａは点Ｐａを通り、線分Ｌｂは点Ｐｂを通る。線分Ｌｈａ，Ｌｈｂは、内部電極層２３ｕの延びる方向に沿った線分であり、積層セラミックコンデンサ１の幅方向Ｗと略平行である。線分Ｌｈａは点Ｐａを通り、線分Ｌｈｂは点Ｐｂを通る。
　線分Ｌａ及びＬｈａがなす角度θａと、線分Ｌｂ及びＬｈｂがなす角度θｂとが、それぞれ、例えば１５度以下である場合、結晶粒５ａが内部電極層２３ｕの端部２３０ｕを覆っている状態であるとみなされる。図４Ｂに図示した結晶粒５ａがさらに大きく回り込んだとき、角度θａ，θｂは正の値だけでなく、負の値になることもある。また、結晶粒５ａが端部２３０ｕを包んでいる状態とは、積層方向及び幅方向における端部２３０ｕの上面、下面、及び側面に少なくとも部分的に接している状態を指す。なお、以上の定義は、以下の他の形態でも同様である。
（第２形態）
　図５は、第２形態の結晶粒５ｂを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図５は、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図５において、図１～３，図４Ａと共通する構成には同一の符号を付し、その説明は省略する。
　誘電体のセラミックの結晶粒５ｂは、サイドマージン部４０と誘電体層２２ｕ，２２ｍに跨って配置されている。誘電体のセラミックの結晶粒５ｂは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、上部側の内部電極層２３ｕの端部２３０ｕを包んでいる。具体的には、端部２３０ｕにおいて、誘電体層２２ｕ側の表面、サイドマージン部４０側の表面、及び誘電体層２２ｍ側の表面が結晶粒５ｂに覆われている。
　さらに結晶粒５ｂは、内部電極層２３ｕに対向する積層方向の下部側の内部電極層２３ｄの端部２３０ｄに接するように、端部２３０ｕの下面から端部２３０ｄの上面に向かって積層方向に延びている。具体的には、結晶粒５ｂは、端部２３０ｕ，２３０ｄ同士が対向する誘電体層２２ｍの領域の一部を構成するように、誘電体層２２ｍの積層方向にわたって形成されている。
　このため、一方の端部２３０ｕの周囲だけでなく、他方の端部２３０ｄの周囲においても、結晶粒５ｂ，２２０，４００の間の粒界の体積が、結晶粒５ｂを設けていない場合より減少している。よって、内部電極層２３ｕ，２３ｄの間の電流リークが、第１形態より効果的に抑制される。なお、このような結晶粒５ｂを成長させる手段については後述する。
（第３形態）
　図６は、第３形態の結晶粒５ｃを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図６は、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図６において、図１～３，図４Ａと共通する構成には同一の符号を付し、その説明は省略する。
　誘電体のセラミックの結晶粒５ｃは、サイドマージン部４０と誘電体層２２ｕ，２２ｍ，２２ｄに跨って配置されている。誘電体のセラミックの結晶粒５ｃは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄをそれぞれ包んでいる。具体的には、端部２３０ｕにおいて、誘電体層２２ｕ側の表面、サイドマージン部４０側の表面、及び誘電体層２２ｍ側の表面が結晶粒５ｃに覆われており、端部２３０ｄにおいても、誘電体層２２ｍ側の表面、サイドマージン部４０側の表面、及び誘電体層２２ｄ側の表面が結晶粒５ｃに覆われている。
　このため、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄの周囲において、結晶粒５ｃ，２２０，４００の間の粒界の体積が、結晶粒５ｃを設けていない場合より減少している。本形態では、端部２３０ｄが結晶粒５ｃにより包まれているため、結晶粒５ｂが１つの表面に接しているだけの第２形態より粒界が減少する。よって、内部電極層２３ｕ，２３ｄの間の電流リークが、第２形態より効果的に抑制される。なお、このような結晶粒５ｃを成長させる手段については後述する。
（第４形態）
　図７は、第４形態の結晶粒５ｃ１を含む積層セラミックコンデンサ１の微細構造を示す断面図である。図７は、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図７において、図１～３，図４Ａと共通する構成には同一の符号を付し、その説明は省略する。また、図７には、内部電極層２３ｄに隣接する別の内部電極層２３ｘ、及び内部電極層２３ｘの下部の誘電体層２２ｘが追加で示されている。
　本形態において、結晶粒５ｃ１は、上記の結晶粒５ｃより大きく、内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄだけでなく、内部電極層２３ｘの端部２３０ｘも包んでいる。具体的には、端部２３０ｘにおいて、誘電体層２２ｄ側の表面、サイドマージン部４０側の表面、及び誘電体層２２ｘ側の表面が結晶粒５ｃ１に覆われている。
　このため、各端部２３０ｕ，２３０ｄ，２３０ｘの周囲において、結晶粒５ｃ１，２２０，４００の間の粒界の体積が、結晶粒５ｃ１を設けていない場合より減少している。本形態では、端部２３０ｕ，２３０ｄ，２３０ｘが結晶粒５ｃ１により包まれているため、結晶粒５ｃが端部２３０ｕ，２３０ｄだけを包んでいる第３形態より粒界が減少する。このため、内部電極層２３ｕ，２３ｄ，２３ｘの間の電流リークが、第３形態より効果的に抑制される。なお、このような結晶粒５ｃ１を成長させる手段については後述する。
（第５形態）
　図８は、第５形態の結晶粒５ｄを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図８は、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図８において、図１～３，図４Ａと共通する構成には同一の符号を付し、その説明は省略する。
　誘電体のセラミックの結晶粒５ｄは、サイドマージン部４０に配置されている。誘電体のセラミックの結晶粒５ｄは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄに接している。具体的には、各端部２３０ｕ，２３０ｄのサイドマージン部４０側の表面を覆っている（符号Ｐｃ，Ｐｄ参照）。
　このため、各端部２３０ｕ，２３０ｄの周囲において、結晶粒５ｄ，２２０，４００の間の粒界の体積が、結晶粒５ｄを設けていない場合より減少している。したがって、内部電極層２３ｕ，２３ｄの間の電流リークが抑制される。なお、このような結晶粒５ｄを成長させる手段については後述する。
（第６形態）
　図９は、第６形態の結晶粒５ｅを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図９は、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図９において、図１～３，図４Ａと共通する構成には同一の符号を付し、その説明は省略する。
　誘電体のセラミックの結晶粒５ｅは、サイドマージン部４０と誘電体層２２ｍに跨って配置されている。誘電体のセラミックの結晶粒５ｅは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、第５形態と同様に各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄに接している。
　また、結晶粒５ｅは、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄに挟まれた凸部５０を有する。凸部５０は、誘電体層２２ｍの一部であり、誘電体層２２ｍの内側に凸の形状を有する。ただし、凸部５０は、内部電極層２３ｕ，２３ｄの誘電体層２２ｍ側の各表面を覆っていない。
　このため、各端部２３０ｕ，２３０ｄの周囲において、結晶粒５ｅ，２２０，４００の間の粒界の体積が、結晶粒５ｅを設けていない場合より減少している。また、本形態では、結晶粒５ｅに凸部５０が設けられているため、粒界の体積が第５形態より減少している。したがって、内部電極層２３ｕ，２３ｄの間の電流リークが、第５形態より効果的に抑制される。なお、このような結晶粒５ｅを成長させる手段については後述する。
（第７形態）
　図１０は、第７形態の結晶粒５ｆを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図１０は、図３の符号Ｇｂで示されるサイドマージン部４０と誘電体層２２及び内部電極層２３の境界領域を示す。図１０において、図１～３，図４Ａと共通する構成には同一の符号を付し、その説明は省略する。
　誘電体のセラミックの結晶粒５ｆは、サイドマージン部４０と誘電体層２２ｍに跨って配置されている。誘電体のセラミックの結晶粒５ｆは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、第５形態と同様に各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄに接している。
　また、結晶粒５ｆは、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄの互いに対向する領域（以下、対向領域と表記）の間にわたって形成されており、内部電極層２３ｕ，２３ｄの間を結ぶ。具体的には、結晶粒５ｆは、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄの間を満たす凸部５１を有する。凸部５１は、誘電体層２２ｍの一部であり、誘電体層２２ｍの内側に凸の形状を有する。ただし、凸部５１は、第６形態とは異なり、内部電極層２３ｕ，２３ｄの誘電体層２２ｍ側の各表面を覆っている。
　このため、各端部２３０ｕ，２３０ｄの周囲において、結晶粒５ｆ，２２０，４００の間の粒界の体積が、結晶粒５ｆを設けていない場合より減少している。また、本形態では、内部電極層２３ｕ，２３ｄの対向領域間にわたって内部電極層２３ｕ，２３ｄの間を結ぶ凸部５１が結晶粒５ｆに設けられているため、粒界の体積が第６形態より減少している。したがって、内部電極層２３ｕ，２３ｄの間の電流リークが、第６形態より効果的に抑制される。なお、このような結晶粒５ｆを成長させる手段については後述する。
（第８形態）
　図１１は、第８形態の結晶粒５ｇを含む積層セラミックコンデンサ１の微細構造を示す断面図である。図１１は、図２の符号Ｇａで示されるエンドマージン部２４と誘電体層２２及び内部電極層２３の境界領域を示す。図１１において、図１～４と共通する構成には同一の符号を付し、その説明は省略する。
　長さ方向における内部電極層２３ｕの端部２３１ｕはエンドマージン部２４に隣接する。内部電極層２３ｕ，２３ｄは誘電体層２２ｍを介して互いに対向する。端部２３１ｕは第２端部の一例である。
　誘電体のセラミックの結晶粒５ｇは、エンドマージン部２４と誘電体層２２ｕ，２２ｍに跨って配置されている。誘電体のセラミックの結晶粒５ｇは、他の結晶粒２２０，４００より成長が促進されているため、体積が大きく、端部２３１ｕを包んでいる。具体的には、端部２３１ｕにおいて、誘電体層２２ｕ側の表面、エンドマージン部２４側の表面、及び誘電体層２２ｍ側の表面が結晶粒５ｇに覆われている。
　このように、端部２３１ｕの周囲が単一の結晶粒５ｇで覆われているため、端部２３１ｕ近傍の結晶粒５ｇ，２２０，４００の間の粒界の体積が、結晶粒５ｇを設けていない場合より減少している。よって、内部電極層２３ｕ，２３ｄの間の電流リークが抑制される。
　また、結晶粒５ｇは、内部電極層２３ｕの端部２３１ｕから積層方向の下部側の内部電極層２３ｄに向かって延びており、端部２３１ｕに対向する内部電極層２３ｄの表面に接して、その一部の領域（符号Ｐｅ参照）を覆っている。このため、内部電極層２３ｄの表面を覆わない場合より効果的にリーク電流が抑制される。
　このように各形態によると、電流リークの起点となりやすい内部電極層２３ｕ，２３ｄ，２３ｘの端部２３０ｕ，２３０ｄ，２３０ｘ付近のセラミック粒子の結晶粒５ａ～５ｇ，５ｃ１の成長を促進させてその大きさを増加させることにより、メッキ液が侵食する粒界の体積を減少させる。このため、サイドマージン部４０，４１及びエンドマージン部２４を薄くしても、結晶粒５ａ～５ｇ，５ｃ１の大きさが小さい場合と比べると、電流リークの発生が抑制される。このため、本実施形態によると、積層セラミックコンデンサ１の容量を増加させ、信頼性を向上させることができる。なお、結晶粒５ａ～５ｇ，５ｃ１の個数に限定はないが、多いほど、信頼性が向上し好ましい。
（積層セラミックコンデンサの製造方法）
　図１２は、積層セラミックコンデンサ１の製造工程の一例を示すフローチャートである。本製造工程は積層セラミック電子部品の製造方法の一例である。
　また、図１３及び図１４は、グリーンシート成形工程Ｓｔ１から積層工程Ｓｔ４までの一例を示す断面図である。図１３は、積層方向及び幅方向に沿った断面を示し、図１４は、積層方向及び長さ方向に沿った断面を示す。
　（グリーンシート成形工程）
　まずグリーンシート成形工程Ｓｔ１が行われる。本工程では、例えばセラミック粉末に各種の添加化合物（焼結補助剤など）を添加することで得た誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に誘電体グリーンシート７を塗工して乾燥させる。基材は、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。セラミック粉末は、平均の粒径が２００（ｎｍ）であり、比表面積（ＢＥＴ（Brunaure Emmet Teller）値）が５（ｍ２／ｇ）のセラミック粒子を含む。
　なお、セラミック粉末の添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユーロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホルミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが用いられる。
　（内部電極印刷工程）
　次に内部電極印刷工程Ｓｔ２が行われる。本工程は、セラミック粒子が添加された導電ペーストを複数の誘電体グリーンシート７にそれぞれ塗布することにより内部電極パターン６を印刷する工程の一例である。
　本工程では、基材上の誘電体グリーンシート７に、有機バインダを含む内部電極形成用の金属の導電ペーストをグラビア印刷などにより印刷することで、内部電極層２３に対応する複数の内部電極パターン６を互いに離間させて成膜する。導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層２２の主成分セラミックと同じであることが好ましい。
　次に誘電体ペースト塗布工程Ｓｔ３が行われる。内部電極パターン６が印刷された複数の誘電体グリーンシート７に、セラミック粒子を主成分とする誘電体ペースト８を、内部電極パターン６と誘電体グリーンシート７の表面の段差７０を埋めるようにそれぞれ塗布する工程の一例である。
　本工程では、誘電体グリーンシート７に印刷された導電ペーストの間に、セラミック材料を含む誘電体ペースト８をグラビア印刷などにより塗布する。誘電体ペースト８は、実質的に内部電極パターン６の厚みと同じ厚みとなるように塗布される。このため、内部電極パターン６と誘電体グリーンシート７の表面の段差７０が誘電体ペースト８により埋められる。誘電体ペースト８は積層セラミックコンデンサ１のエンドマージン部２４を形成する。
　（積層工程）
　次に積層工程Ｓｔ４が行われる。本工程では、内部電極層２３となる内部電極パターン６が印刷された誘電体グリーンシート７を積層することにより積層シート７Ｓを形成する。積層シート７Ｓの積層方向の両端面には、カバー層２０，２１に対応する誘電体グリーンシート７ａ，７ｂがそれぞれ積層される。
　（圧着工程）
　次に圧着工程Ｓｔ５が行われる。本工程では、積層シート７Ｓを加圧することにより複数の誘電体グリーンシート７，７ａ，７ｂ間を圧着する。圧着手段としては、例えば静水圧プレスが挙げられるが、これに限定されない。なお、積層工程Ｓｔ４及び圧着工程Ｓｔ５は、複数の誘電体グリーンシート７を互いに積層して圧着する工程の一例である。
　（切断工程）
　次に切断工程Ｓｔ６が行われる。本工程は、圧着された複数の誘電体グリーンシート７を略直方体形状の複数個の積層部２ｓに分断する工程の一例である。本工程では、ブレードにより積層シート７Ｓを所定のカット線ＬＷに沿って積層方向に切断することにより複数の積層部２ｓが得られる。
　（サイドマージン形成工程）
　次にサイドマージン形成工程Ｓｔ７が行われる。サイドマージン形成工程Ｓｔ７は、セラミック粒子を主成分とする一対のサイドマージン部４０，４１を積層部２ｓの互いに対向する一対の側面２Ｅ，２Ｆに形成する工程の一例である。以下に図１５～図１７を参照して説明する。
　図１５～図１７は、積層部２ｓの端面２Ａを正面視した場合のサイドマージン形成工程Ｓｔ７の一例を示す側面図である。本例では、一方の側面２Ｆ上にサイドマージン部４１を形成する過程を挙げるが、他方の側面２Ｅ上にサイドマージン部４０を形成する過程も同様である。
　まず、図１５に示されるように、平板状の弾性体９２の板面に誘電体グリーンシート９１を配置する。また、積層部２ｓの一方の側面２Ｅをテープ９０により固定しておき、他方の側面２Ｆが誘電体グリーンシート９１の表面と対向するように、その上方に積層部２ｓを配置する。
　次に、テープ９０を不図示の押圧装置により下方へ移動させる。これにより、積層部２ｓが符号Ｄで示されるように誘電体グリーンシート９１に向かって移動する。
　これにより、図１６に示されるように、積層部２ｓの側面２Ｆは誘電体グリーンシート９１の表面に押し付けられる。このとき、誘電体グリーンシート９１の押し付けられた部分は積層部２ｓからの押圧により凹み、その下方の弾性体９２も凹む。誘電体グリーンシート９１の該当部分は、弾性体９２からの復元力により積層部２ｓの側面２Ｆに押し当てられる。これにより側面２Ｆに誘電体グリーンシート９１の一部が貼り付く。
　このとき、側面２Ｆの両端部では、積層部２ｓの押圧力が増加すると、誘電体グリーンシート９１の貼り付いた部分とその他の部分の間にせん断力が生ずるため、両部分は互いに切り離される。
　次に、図１７に示されるように、テープ９０を不図示の押圧装置により上方へ移動させる。これにより、積層部２ｓが符号Ｕで示されるように弾性体９２から離れるように移動する。このとき、誘電体グリーンシート９１の切り離された部分は積層部２ｓの側面２Ｆに貼り付き、サイドマージン部４１として形成される。
　このようにして積層部２ｓの側面２Ｆ，２Ｅにサイドマージン部４１，４０がそれぞれ形成され、焼成前の積層部２ｓが作製される。このように、サイドマージン部４０，４１を積層部２ｓとは別に形成することで、内部電極パターン６の印刷のずれによりはみ出した無駄な部分を切断工程Ｓｔ６で除去することができるため、積層セラミックコンデンサ１の単位体積当たりの静電容量を向上させることができる。
　（研磨工程）
　次に研磨工程Ｓｔ８が行われる。本工程では、サイドマージン部４０，４１が形成された積層部２ｓ、つまり焼成前の積層チップ２を例えばバレル研磨などの手法により研磨する。これにより、積層チップ２の角部が丸められる。
　（外部電極形成工程）
　次に外部電極形成工程Ｓｔ９が行われる。本工程では、例えば金属粉末、ガラスフリット、バインダ、および溶剤を含む導電ペーストを積層チップ２の各端面２Ａ，２Ｂ、上面２Ｃ、下面２Ｄ、及び各側面２Ｅ，２Ｆに塗布する。導電ペーストの塗布後、乾燥させることにより、外部電極３ａ，３ｂの金属膜３０ａ，３０ｂが形成される。なお、バインダおよび溶剤は、焼き付けによって蒸発する。導電ペーストの塗布手段としては、例えばスパッタリング法及びディップ法が挙げられる。
　（焼成工程）
　次に焼成工程Ｓｔ１０が行われる。本工程は、積層体を焼成する工程の一例である。本工程では、外部電極３ａ，３ｂが形成された積層チップ２を、２５０～５００℃のＮ２雰囲気中で脱バインダ処理した後、還元雰囲気中で１２００℃以上の焼成温度で１時間程度焼成することで、積層チップ２内の各粒子が焼結する。
　（メッキ工程）
　次にメッキ工程Ｓｔ１１が行われる。本工程では、各金属膜３０ａ，３０ｂ上にＣｕ，Ｎｉ，Ｓｎ等の金属コーティングが行われてメッキ膜３１ａ，３１ｂが形成される。このようにして積層セラミックコンデンサ１の製造工程は行われる。
　メッキ膜３１ａ，３１ｂは、例えばメッキ液中に積層チップ２を浸漬させる電解メッキ法により形成される。このとき、酸性のメッキ液がサイドマージン部４０，４１やエンドマージン部２４のセラミック粒子間の粒界を浸食することにより耐湿性が劣化するおそれがある。
　しかし、サイドマージン部４０，４１、エンドマージン部２４、及び内部電極パターン６について、セラミック粒子の比表面積を適切に選択することにより、焼成工程Ｓｔ１０において、上述した誘電体のセラミックの結晶粒５ａ～５ｇ，５ｃ１の成長を促進させることで、粒界の体積を低減して耐湿性の劣化を抑制することができる。さらに焼成温度を調整することにより誘電体のセラミックの結晶粒５ａ～５ｇ，５ｃ１の成長をさらに促進させることが可能となる。
　以下の説明において、サイドマージン部４０，４１を形成する誘電体グリーンシート９１の主成分のセラミック粒子を「サイドマージン用セラミック粒子」と表記し、エンドマージン部２４を形成する誘電体ペースト８の主成分のセラミック粒子を「エンドマージン用セラミック粒子」と表記する。また、内部電極パターン６を形成する導電ペーストに共材として添加されたセラミック粒子を「共材セラミック粒子」と表記する。共材セラミック粒子は第１誘電体粒子の一例であり、サイドマージン用セラミック粒子及びエンドマージン用セラミック粒子は第２誘電体粒子の一例である。
　サイドマージン用セラミック粒子、エンドマージン用セラミック粒子、及び共材セラミック粒子の粒径の平均値は、それぞれ、２００（ｎｍ）である。また、サイドマージン用セラミック粒子、エンドマージン用セラミック粒子、及び共材セラミック粒子の比表面積は上記の第１～第８形態に応じて異なる。さらに、焼成温度も第１～第８形態に応じて異なる。以下に形態ごとに比表面積及び焼成温度の条件を述べる。
　（第１形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１１～１４（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１１～１４（ｍ２／ｇ）である。また、焼成温度は１２００（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、内部電極層２３ｕの端部２３０ｕの周囲に結晶粒５ａを成長させることができる。
　（第２形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１１～１４（ｍ２／ｇ）である。また、焼成温度は１２００（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、内部電極層２３ｕの端部２３０ｕの周囲及び内部電極層２３ｄの端部２３０ｄ近傍に結晶粒５ｂを成長させることができる。
　（第３形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）である。また、焼成温度は１２３０（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄの周囲に結晶粒５ｃを成長させることができる。
　（第４形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）である。また、焼成温度は１２６０（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、各内部電極層２３ｕ，２３ｄ，２３ｘの端部２３０ｕ，２３０ｄ，２３０ｘの周囲に結晶粒５ｃ１を成長させることができる。
　（第５形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１１～１４（ｍ２／ｇ）、または１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は８～１１（ｍ２／ｇ）である。また、焼成温度は１２００（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄ付近のサイドマージン部４０に結晶粒５ｄを成長させることができる。
　（第６形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１１～１４（ｍ２／ｇ）である。また、焼成温度は１２００（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄの近傍に結晶粒５ｅを成長させることができる。
　（第７形態の比表面積及び焼成温度）
　サイドマージン用セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）である。また、焼成温度は１２００（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のサイドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、各内部電極層２３ｕ，２３ｄの端部２３０ｕ，２３０ｄの近傍に結晶粒５ｆを成長させることができる。
　このように、共材セラミック粒子の比表面積を８（ｍ２／ｇ）以上とし、サイドマージン用セラミック粒子の比表面積を１１（ｍ２／ｇ）以上とすることにより、焼成工程Ｓｔ１０において、多数のセラミック粒子同士が接触する確率を大きくして結晶粒５ａ～５ｆ，５ｃ１を成長させることができる。
　また、共材セラミック粒子の比表面積を１１（ｍ２／ｇ）以上とすることにより、結晶粒５ａを成長させることができる。さらに、サイドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とすることにより、結晶粒５ｂ，５ｄ，５ｅを成長させることができる。また、共材セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とし、サイドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とすることにより、結晶粒５ｃ，５ｃ１，５ｆを成長させることができる。
　また、共材セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とし、サイドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とした場合、焼成温度を１２００℃以上とすると、結晶粒５ｃ，５ｃ１，５ｆの何れも成長させることができる。この場合、さらに、焼成温度を１２３０℃以上とすると、結晶粒５ｃ１，５ｆを成長させることができ、焼成温度を１２６０℃以上とすると、結晶粒５ｆを成長させることができる。
　（第８形態の比表面積及び焼成温度）
　エンドマージン用セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）であり、共材セラミック粒子の比表面積は１４～１７（ｍ２／ｇ）である。また、焼成温度は１２００（℃）である。この条件下で焼成工程Ｓｔ１０を行うことにより、複数のエンドマージン用セラミック粒子及び複数の共材セラミック粒子が焼結により結合し、内部電極層２３ｕの端部２３０ｕの周囲及び内部電極層２３ｄの近傍に結晶粒５ｇを成長させることができる。
　このように、共材セラミック粒子の比表面積を１４（ｍ２／ｇ）以上であり、エンドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とすることにより、焼成工程Ｓｔ１０において、体積の大きい結晶粒５ｇを成長させることができる。なお、セラミック粒子の比表面積は、セラミック材料の解砕処理の強度を高めることにより増加させることができる。
　次に実施例の積層セラミックコンデンサ１の評価結果を述べる。まず、サイドマージン用セラミック粒子の比表面積の実施例を述べる。
Figure JPOXMLDOC01-appb-T000001
　表１は、積層セラミックコンデンサ１のサンプルＮｏ．２～７、及びその比較対象となる積層セラミックコンデンサのサンプルＮｏ．１の共材セラミック粒子及びサイドマージン用セラミック粒子の各比表面積、焼成温度、セラミック粒子の結晶粒の形態、及び耐湿性試験の良否（ＯＫまたはＮＧ）を示す。サンプルＮｏ．１～７を上記の製造工程に従って１０００個ずつ作製して評価した。サンプルＮｏ．１～７のサイズは、長さ０．６（ｍｍ）、幅０．３（ｍｍ）、及び高さ０．３（ｍｍ）とした。また、サンプルＮｏ．１～７の定格電圧は６．３（Ｖ）とした。また、幅方向におけるサイドマージン部４０，４１の厚みは７（μｍ）とした。
　耐湿性試験では、各サンプルＮｏ．１～７の１００個に対し、温度４０（℃）、湿度９５（％）の条件下で定格電圧６．３（Ｖ）を印加して所定時間だけ保持した後、各サンプルＮｏ．１～７の電気抵抗を測定した。電気抵抗が１（ＭΩ）未満となった個数が０個であるサンプルを「ＯＫ」と判定し、電気抵抗が１（ＭΩ）未満となった個数が１個以上であるサンプルを「ＮＧ」と判定した。
　（サンプルＮｏ．１）
　共材セラミック粒子の比表面積を８～１１（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を８～１１（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。サイドマージン用セラミック粒子の比表面積がサンプルＮｏ．２～７より小さいため、セラミック粒子の結晶粒の成長を効果的に促進することができなかった。このため、第１～第７形態の何れの結晶粒５ａ～５ｆ，５ｃ１の形成も確認されなかった。したがって、耐湿性試験の結果はＮＧとなった。
　（サンプルＮｏ．２）
　共材セラミック粒子の比表面積を１１～１４（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を１１～１４（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。共材セラミック粒子及びサイドマージン用セラミック粒子の比表面積がサンプルＮｏ．１より大きいため、セラミック粒子の結晶粒の成長を促進することができた。このため、第１形態の結晶粒５ａの形成が確認された。したがって、粒界の体積がサンプルＮｏ．１より減少して耐湿性試験の結果はＯＫとなった。
　（サンプルＮｏ．３）
　共材セラミック粒子の比表面積を８～１１（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を１１～１４（ｍ２／ｇ）及び１４～１７（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。共材セラミック粒子の比表面積はサンプルＮｏ．１と同じであるが、サイドマージン用セラミック粒子の比表面積がサンプルＮｏ．２より大きいため、サイドマージン部４０，４１においてセラミック粒子の結晶粒の成長を促進することができた。このため、第５形態の結晶粒５ｄの形成が確認された。したがって、粒界の体積がサンプルＮｏ．１より減少して耐湿性試験の結果はＯＫとなった。
　（サンプルＮｏ．４）
　共材セラミック粒子の比表面積を１１～１４（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。共材セラミック粒子の比表面積はサンプルＮｏ．２と同じであるが、サイドマージン用セラミック粒子の比表面積がサンプルＮｏ．２より大きいため、互いに隣接する内部電極層の端部間においてセラミック粒子の結晶粒の成長をさらに促進することができた。このため、第２及び第６形態の結晶粒５ｂ，５ｅの形成が確認された。したがって、粒界の体積がサンプルＮｏ．１より減少して耐湿性試験の結果はＯＫとなった。
　（サンプルＮｏ．５）
　共材セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。サイドマージン用セラミック粒子の比表面積はサンプルＮｏ．４と同じであるが、共材セラミック粒子の比表面積がサンプルＮｏ．４より大きいため、サイドマージン部４０，４１においてセラミック粒子の結晶粒の成長をさらに促進することができた。このため、第７形態の結晶粒５ｆの形成が確認された。したがって、粒界の体積がサンプルＮｏ．１より減少して耐湿性試験の結果はＯＫとなった。
　（サンプルＮｏ．６）
　共材セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とした。また、焼成温度を１２３０（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。共材セラミック粒子及びサイドマージン用セラミック粒子の比表面積はサンプルＮｏ．５と同じであるが、焼成温度がサンプルＮｏ．５より大きいため、セラミック粒子の結晶粒の成長をさらに促進することができた。このため、第３形態の結晶粒５ｃの形成が確認された。したがって、粒界の体積がサンプルＮｏ．１より減少して耐湿性試験の結果はＯＫとなった。
　（サンプルＮｏ．７）
　共材セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とし、サイドマージン用セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とした。また、焼成温度を１２６０（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。共材セラミック粒子及びサイドマージン用セラミック粒子の比表面積はサンプルＮｏ．５，６と同じであるが、焼成温度がサンプルＮｏ．５，６より大きいため、セラミック粒子の結晶粒の成長をさらに促進することができた。このため、第４形態の結晶粒５ｃ１の形成が確認された。したがって、粒界の体積がサンプルＮｏ．１より減少して耐湿性試験の結果はＯＫとなった。
　このように、サンプルＮｏ．２～Ｎｏ．７において、共材セラミック粒子の比表面積を８（ｍ２／ｇ）以上とし、サイドマージン用セラミック粒子の比表面積を１１（ｍ２／ｇ）以上とすることにより、焼成工程Ｓｔ１０において、多数のセラミック粒子同士が接触する確率を大きくして結晶粒５ａ～５ｆ，５ｃ１を成長させることができた。また、サンプルＮｏ．２～Ｎｏ．７の耐湿性試験の結果はＯＫであったことから、サイドマージン部４０，４１を薄くして静電容量を向上しても、信頼性が維持されていることがわかった。
　また、共材セラミック粒子の比表面積を１１（ｍ２／ｇ）以上とすることにより、結晶粒５ａを成長させることができた。さらに、サイドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とすることにより、結晶粒５ｂ，５ｄ，５ｅを成長させることができた。また、共材セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とし、サイドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とすることにより、結晶粒５ｃ，５ｃ１，５ｆを成長させることができた。
　また、共材セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とし、サイドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とした場合、焼成温度を１２００℃以上とすると、結晶粒５ｃ，５ｃ１，５ｆを成長させることができた。この場合、さらに、焼成温度を１２３０℃以上とすると、結晶粒５ｃ，５ｃ１を成長させることができ、焼成温度を１２６０℃以上とすると、結晶粒５ｃ１を成長させることができた。なお、サンプルＮｏ．２～７の共材セラミック粒子及びサイドマージン用セラミック粒子の比表面積の範囲の組み合わせを混在させることにより、複数種類の結晶粒５ａ～５ｆ，５ｃ１を成長させることもできた。
　次にエンドマージン用セラミック粒子の比表面積の実施例を述べる。
Figure JPOXMLDOC01-appb-T000002
　表２は、積層セラミックコンデンサ１のサンプルＮｏ．９、及びその比較対象となる積層セラミックコンデンサのサンプルＮｏ．８の共材セラミック粒子及びサイドマージン用セラミック粒子の各比表面積、焼成温度、セラミック粒子の結晶粒の形態、及び耐湿性試験の良否（ＯＫまたはＮＧ）を示す。サンプルＮｏ．８，９を上記の製造工程に従って１０００個ずつ作製して評価した。サンプルＮｏ．８，９のサイズは、長さ０．６（ｍｍ）、幅０．３（ｍｍ）、及び高さ０．３（ｍｍ）とした。また、サンプルＮｏ．８，９の定格電圧は６．３（Ｖ）とした。また、幅方向におけるエンドマージン部２４の厚みは１８（μｍ）とした。なお、耐湿性試験については上述した通りである。
　（サンプルＮｏ．８）
　共材セラミック粒子の比表面積を８～１１（ｍ２／ｇ）とし、エンドマージン用セラミック粒子の比表面積を８～１１（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。サイドマージン用セラミック粒子の比表面積がサンプルＮｏ．９より小さいため、セラミック粒子の結晶粒の成長を効果的に促進することができなかった。このため、第８形態の結晶粒５ｇの形成は確認されなかった。したがって、耐湿性試験の結果はＮＧとなった。
　（サンプルＮｏ．９）
　共材セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とし、エンドマージン用セラミック粒子の比表面積を１４～１７（ｍ２／ｇ）とした。また、焼成温度を１２００（℃）として焼成工程Ｓｔ１０を行って積層セラミックコンデンサを作製した。共材セラミック粒子及びサイドマージン用セラミック粒子の比表面積がサンプルＮｏ．８より大きいため、セラミック粒子の結晶粒の成長を促進することができた。このため、第８形態の結晶粒５ｇの形成が確認された。したがって、粒界の体積がサンプルＮｏ．８より減少して耐湿性試験の結果はＯＫとなった。
　このように、サンプルＮｏ．９において、共材セラミック粒子の比表面積を１４（ｍ２／ｇ）以上であり、エンドマージン用セラミック粒子の比表面積を１４（ｍ２／ｇ）以上とすることにより、焼成工程Ｓｔ１０において、体積の大きい結晶粒５ｇを成長させることができた。また、サンプルＮｏ．９の耐湿性試験の結果はＯＫであったことから、サイドマージン部４０，４１を薄くして静電容量を向上しても、信頼性が維持されていることがわかった。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１　積層セラミックコンデンサ
　２　積層チップ
　２ｓ　積層部
　３ａ，３ｂ　外部電極
　５ａ～５ｆ，５ｃ１　結晶粒
　２２，２２ｕ，２２ｄ，２２ｘ　誘電体層
　２３，２３ｕ，２３ｄ，２３ｘ　内部電極層
　２４　エンドマージン部
　４０，４１　サイドマージン部
　２３０ｕ，２３０ｄ，２３０ｘ　端部
　

Claims (20)

  1. 　交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、
    　前記積層体において互いに対向する一対の端面に引き出された前記複数の内部電極層の第１端部に接続された一対の外部電極とを有し、
    　前記積層体は、積層方向に沿った断面視において、前記内部電極層の第２端部と隣接する誘電体部を含み、
    　前記誘電体部は、前記内部電極層の前記第２端部を包む誘電体の結晶粒を有することを特徴とする積層セラミック電子部品。
  2. 　前記結晶粒は、前記断面視において、前記内部電極層の前記第２端部のうち、前記内部電極層に隣り合う他の内部電極層と前記積層方向に対向する領域を覆うことを特徴とする請求項１に記載の積層セラミック電子部品。
  3. 　前記結晶粒は、前記断面視において、前記複数の内部電極層のうち、前記第２端部を包まれた内部電極層に隣り合う他の内部電極層の第２端部に接することを特徴とする請求項１に記載の積層セラミック電子部品。
  4. 　前記結晶粒は、前記断面視において、前記複数の内部電極層のうち、前記第２端部を包まれた内部電極層に隣り合う他の内部電極層の第２端部を包むことを特徴とする請求項１に記載の積層セラミック電子部品。
  5. 　前記結晶粒は、前記断面視において、前記複数の内部電極層のうち、前記他の内部電極層に隣り合う、さらに別の内部電極層の第２端部を包むことを特徴とする請求項４に記載の積層セラミック電子部品。
  6. 　前記第２端部は、前記積層方向及び前記一対の端面が互いに対向する方向に対して略直交する方向における前記内部電極層の端部であることを特徴とする請求項１乃至５の何れかに記載の積層セラミック電子部品。
  7. 　前記第２端部は、前記一対の端面が互いに対向する方向における前記内部電極層の端部であることを特徴とする請求項１に記載の積層セラミック電子部品。
  8. 　前記結晶粒は、前記複数の内部電極層のうち、前記第２端部を包まれた内部電極層に隣り合う他の内部電極層に接することを特徴とする請求項７に記載の積層セラミック電子部品。
  9. 　交互に積層された複数の内部電極層及び複数の誘電体層を含む略直方体形状の積層体と、
    　前記積層体において互いに対向する一対の端面に引き出された前記複数の内部電極層の第１端部に接続された一対の外部電極とを有し、
    　前記積層体は、積層方向に沿った断面視において、前記内部電極層の第２端部と隣接する誘電体部を含み、
    　前記誘電体部は、前記複数の内部電極層のうち、互いに隣り合う２つの内部電極層の各々の前記第２端部と接する誘電体の結晶粒を有することを特徴とする積層セラミック電子部品。
  10. 　前記第２端部は、前記積層方向及び前記一対の端面が互いに対向する方向に対して略直交する方向における前記内部電極層の端部であることを特徴とする請求項９に記載の積層セラミック電子部品。
  11. 　前記結晶粒は、前記断面視において、前記２つの内部電極層の各々の前記第２端部に挟まれた部分を有することを特徴とする請求項９または１０に記載の積層セラミック電子部品。
  12. 　前記結晶粒は、前記断面視において、前記２つの内部電極層の各々の前記第２端部の互いに対向する領域の間にわたって形成されていることを特徴とする請求項９または１０に記載の積層セラミック電子部品。
  13. 　第１誘電体粒子が添加された導電ペーストを複数の誘電体グリーンシートにそれぞれ塗布することにより内部電極パターンを印刷する工程と、
    　前記内部電極パターンが印刷された前記複数の誘電体グリーンシートを互いに積層して圧着する工程と、
    　圧着された前記複数の誘電体グリーンシートを略直方体形状の複数個の積層体に分断する工程と、
    　第２誘電体粒子を主成分とする一対のサイドマージン部を前記積層体の互いに対向する一対の側面に形成する工程と、
    　前記積層体を焼成する工程とを有し、
    　前記第１誘電体粒子の比表面積は、８ｍ２／ｇ以上であり、
    　前記第２誘電体粒子の比表面積は、１１ｍ２／ｇ以上であることを特徴とする積層セラミック電子部品の製造方法。
  14. 　前記第１誘電体粒子の比表面積は、１１ｍ２／ｇ以上であることを特徴とする請求項１３に記載の積層セラミック電子部品の製造方法。
  15. 　前記第２誘電体粒子の比表面積は、１４ｍ２／ｇ以上であることを特徴とする請求項１３または１４に記載の積層セラミック電子部品の製造方法。
  16. 　前記第１誘電体粒子の比表面積は、１４ｍ２／ｇ以上であり、
    　前記第２誘電体粒子の比表面積は、１４ｍ２／ｇ以上であることを特徴とする請求項１３に記載の積層セラミック電子部品の製造方法。
  17. 　前記積層体を焼成する工程における焼成温度は、１２００℃以上であることを特徴とする請求項１６に記載の積層セラミック電子部品の製造方法。
  18. 　前記積層体を焼成する工程における焼成温度は、１２３０℃以上であることを特徴とする請求項１６に記載の積層セラミック電子部品の製造方法。
  19. 　前記積層体を焼成する工程における焼成温度は、１２６０℃以上であることを特徴とする請求項１６に記載の積層セラミック電子部品の製造方法。
  20. 　第１誘電体粒子が添加された導電ペーストを複数の誘電体グリーンシートにそれぞれ塗布することにより内部電極パターンを印刷する工程と、
    　前記内部電極パターンが印刷された前記複数の誘電体グリーンシートに、第２誘電体粒子を主成分とする誘電体ペーストを、前記内部電極パターンと前記誘電体グリーンシートの表面の段差を埋めるようにそれぞれ塗布する工程と、
    　前記誘電体ペーストが塗布された前記複数の誘電体グリーンシートを互いに積層して圧着する工程と、
    　圧着された前記複数の誘電体グリーンシートを略直方体形状の複数個の積層体に分断する工程と、
    　前記積層体を焼成する工程とを有し、
    　前記第１誘電体粒子の比表面積は、１４ｍ２／ｇ以上であり、
    　前記第２誘電体粒子の比表面積は、１４ｍ２／ｇ以上であることを特徴とする積層セラミック電子部品の製造方法。
    　
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