KR102635244B1 - 세라믹 전자 부품 및 그 제조 방법 - Google Patents
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Abstract
높은 내습성을 실현할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
세라믹 전자 부품은, 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 2개의 단부면에 형성된 외부 전극을 구비하고, 상기 외부 전극은, 세라믹을 포함하고 금속을 주성분으로 하는 하지층 상에 도금층이 형성된 구조를 갖고, 상기 2개의 단부면으로부터 상기 세라믹 본체의 4개의 측면 중 적어도 어느 것에 걸쳐 연장 영역을 갖고, 상기 하지층은, 상기 연장 영역에 있어서, 상기 세라믹 본체의 코너부에 상당하는 영역에, 상기 하지층의 면 방향으로 10㎛ 이하의 최대 이격 거리를 갖는 불연속부를 갖고, 상기 도금층은, 상기 최대 이격 거리의 30％ 이상의 평균 두께를 갖고, 상기 불연속부를 덮는 것을 특징으로 한다.
세라믹 전자 부품은, 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 2개의 단부면에 형성된 외부 전극을 구비하고, 상기 외부 전극은, 세라믹을 포함하고 금속을 주성분으로 하는 하지층 상에 도금층이 형성된 구조를 갖고, 상기 2개의 단부면으로부터 상기 세라믹 본체의 4개의 측면 중 적어도 어느 것에 걸쳐 연장 영역을 갖고, 상기 하지층은, 상기 연장 영역에 있어서, 상기 세라믹 본체의 코너부에 상당하는 영역에, 상기 하지층의 면 방향으로 10㎛ 이하의 최대 이격 거리를 갖는 불연속부를 갖고, 상기 도금층은, 상기 최대 이격 거리의 30％ 이상의 평균 두께를 갖고, 상기 불연속부를 덮는 것을 특징으로 한다.
Description
본 발명은, 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품의 내습성을 향상시키기 위해, 세라믹 본체의 코너부(라운드 에지부)를, 외부 전극의 하지층의 베이킹막으로 충분히 덮을 것이 요망된다. 그래서 외부 전극의 두께의 편차를 줄임으로써, 라운드 에지부에 있어서의 외부 전극의 두께를 확보하는 기술이 개시되어 있다(예를 들어, 특허문헌 1 참조).
그러나 도전성 금속 페이스트를 도포함으로써 라운드 에지부의 하지층 두께를 확보하는 것, 소결 및 도금 과정에 있어서 라운드 에지부의 하지층 두께를 유지하는 것은 용이하지 않다. 그 결과, 하지층에 불연속부가 발생하여 높은 내습성을 실현할 수 없을 우려가 있다.
본 발명은, 상기 과제에 비추어 이루어진 것이며, 높은 내습성을 실현할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 세라믹 전자 부품은, 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 2개의 단부면에 형성된 외부 전극을 구비하고, 상기 외부 전극은, 세라믹을 포함하고 금속을 주성분으로 하는 하지층 상에 도금층이 형성된 구조를 갖고, 상기 2개의 단부면으로부터 상기 세라믹 본체의 4개의 측면 중 적어도 어느 것에 걸쳐 연장 영역을 갖고, 상기 하지층은, 상기 연장 영역에 있어서, 상기 세라믹 본체의 코너부에 상당하는 영역에, 상기 하지층의 면 방향으로 10㎛ 이하의 최대 이격 거리를 갖는 불연속부를 갖고, 상기 도금층은, 상기 최대 이격 거리의 30％ 이상의 평균 두께를 갖고, 상기 불연속부를 덮는 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 도금층의 평균 두께는, 상기 최대 이격 거리의 50％ 이상 100％ 이하로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 하지층은, Cu, Ni 또는 이들의 합금을 주성분으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 도금층은, Cu, Ni 또는 이들의 합금을 주성분으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 도금층은, 상기 불연속부 및 상기 하지층 상에 형성되고 Cu를 주성분으로 하는 제1 도금층과, 상기 제1 도금층 상에 형성되고 Ni를 주성분으로 하는 제2 도금층을 포함하고 있어도 된다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖고, 상기 2개의 단부면으로부터 4개의 측면 중 적어도 어느 것에 걸쳐 연장 영역을 갖고 금속을 주성분으로 하는 하지층이 형성된 세라믹 본체에 있어서, 상기 하지층은, 상기 연장 영역에 있어서, 상기 세라믹 본체의 코너부에 상당하는 영역에, 상기 하지층의 면 방향으로 10㎛ 이하의 최대 이격 거리를 갖는 불연속부를 갖고, 상기 최대 이격 거리의 30％ 이상의 평균 두께를 갖고, 상기 불연속부를 덮는 도금층을 상기 하지층 상에 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 높은 내습성을 실현할 수 있다.
도 1은 적층 세라믹 콘덴서의 부분 단면 사시도이다.
도 2는 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도이다.
도 3의 (a) 및 (b)는 IR 열화에 대해 예시하는 도면이다.
도 4는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 5는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 6은 제2 도금층의 상태 확인 및 신뢰성 시험의 결과를 나타내는 도면이다.
도 7은 제2 도금층의 상태 확인 및 신뢰성 시험의 결과를 나타내는 도면이다.
도 2는 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도이다.
도 3의 (a) 및 (b)는 IR 열화에 대해 예시하는 도면이다.
도 4는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 5는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 6은 제2 도금층의 상태 확인 및 신뢰성 시험의 결과를 나타내는 도면이다.
도 7은 제2 도금층의 상태 확인 및 신뢰성 시험의 결과를 나타내는 도면이다.
이하, 도면을 참조하면서, 실시 형태에 대해 설명한다.
(실시 형태)
먼저, 적층 세라믹 콘덴서에 대해 설명한다. 도 1은, 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 직육면체 형상을 갖는 적층 칩(세라믹 본체)(10)과, 적층 칩(10)의 어느 대향하는 2개의 단부면에 설치된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2개의 단부면 이외의 4면을 측면이라고 칭한다. 외부 전극(20a, 20b)은, 4개의 측면에 연장되어 있다. 단, 외부 전극(20a, 20b)은, 4개의 측면에 있어서 서로 이격되어 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 비금속 재료를 포함하는 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 에지는, 적층 칩(10)의 외부 전극(20a)이 설치된 단부면과, 외부 전극(20b)이 설치된 단부면에 교대로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은, 외부 전극(20a)과 외부 전극(20b)에 교대로 도통되어 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 개재하여 적층된 구성을 갖는다. 또한, 적층 칩(10)에 있어서, 4개의 측면 중, 유전체층(11)과 내부 전극층(12)의 적층 방향(이하, 적층 방향이라고 칭함)의 상면과 하면에 대응하는 2개의 측면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은, 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 주성분 재료는, 유전체층(11)의 주성분 재료와 동일하다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.2㎜, 폭 0.125㎜, 높이 0.125㎜이고, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜이고, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜이고, 또는 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이고, 또는 길이 4.5㎜, 폭 3.2㎜, 높이 2.5㎜이지만, 이들의 사이즈에 한정되는 것은 아니다.
내부 전극층(12)은, Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 유전체층(11)은, 일반식 ABO3으로 표현되는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 비화학 양론 조성의 ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1-x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.
도 2는, 외부 전극(20b)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 2에서는 단면을 나타내는 해칭을 생략하고 있다. 적층 칩(10)의 표면에 있어서는, 주로 세라믹 재료가 노출되어 있다. 따라서, 적층 칩(10)의 표면에 하지층 없이 도금층을 형성하는 것은 곤란하다. 그래서 도 2에 예시한 바와 같이, 외부 전극(20b)은, 적층 칩(10)의 표면에 형성된 하지층(21) 상에, 도금층(22)이 형성된 구조를 갖는다.
하지층(21)은, Cu, Ni, Al(알루미늄), Zn(아연) 등의 금속, 또는 이들 중 2개 이상의 합금(예를 들어, Cu와 Ni의 합금)을 주성분으로 하고, 하지층(21)의 치밀화를 위한 유리 성분, 하지층(21)의 소결성을 제어하기 위한 공재 등의 세라믹을 포함하고 있다. 유리 성분은, Ba, Sr, Ca, Zn, Al, Si(규소), B(붕소) 등의 산화물이다. 공재는, 예를 들어 유전체층(11)의 주성분과 동일한 재료를 주성분으로 하는 세라믹 성분이다.
도금층(22)은, Cu, Ni, Al, Zn, Sn(주석) 등의 금속 또는 이들 중 2개 이상의 합금을 주성분으로 한다. 도금층(22)은, 단일 금속 성분의 도금층이어도 되고, 서로 다른 금속 성분의 복수의 도금층이어도 된다. 예를 들어, 도금층(22)은, 하지층(21)측으로부터 차례로 제1 도금층(23), 제2 도금층(24) 및 제3 도금층(25)이 형성된 구조를 갖는다. 하지층(21) 및 도금층(22)은, 적층 칩(10)의 양단부면을 덮음과 함께, 4개의 측면 중 적어도 어느 것에 연장되어 있다. 본 실시 형태에 있어서는, 하지층(21) 및 도금층(22)은, 적층 칩(10)의 양단부면으로부터 4개의 측면에 연장되어 있다. 제1 도금층(23)은, 예를 들어 Cu 도금층이다. 제2 도금층(24)은, 예를 들어 Ni 도금층이다. 제3 도금층(25)은, 예를 들어 Sn 도금층이다. 또한, 도 2에서는, 외부 전극(20b)에 대해 예시하고 있지만, 외부 전극(20a)도 마찬가지의 구조를 갖는다.
하지층(21)은, 예를 들어 소성 후의 적층 칩(10)의 2개의 단부면에 도전성 금속 페이스트를 도포하고, 베이킹함으로써 형성할 수 있다. 또는, 하지층(21)은, 예를 들어 소성 전의 적층 칩(10)의 2개의 단부면에 도전성 금속 페이스트를 도포하고, 적층 칩(10)과 동시에 소성함으로써 형성할 수 있다. 그러나 적층 칩(10)의 코너부(라운드 에지부)에, 도전성 금속 페이스트를 두껍게 도포하는 것은 곤란하다. 따라서 하지층(21)은, 적층 칩(10)의 코너부에 있어서 얇아져, 도중에 끊어진 개소(도 2의 불연속부(26))가 나타난다. 또한, 라운드 에지부라 함은, 적층 칩(10)의 코너에 있어서 곡률을 갖는 영역을 말한다.
불연속부(26)가 하지층(21)에 나타나면, 도금의 연속성도 악화된다. 그것에 의해, 도금층(22)에도 불연속부가 나타나게 된다. 이 경우, 적층 세라믹 콘덴서(100)의 내습성이 저하될 우려가 있다. 예를 들어, 내습 부하 시험을 행하면, 수용성의 플럭스가 라운드 에지부의 불연속부(26)에 침입하고, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속 개소까지 도달하여, 절연 저항의 열화를 일으킬 우려가 있다. 그래서 하지층(21)에 불연속부(26)가 나타나지 않도록, 도전성 금속 페이스트를 두껍게 도포하는 것을 생각할 수 있다. 그러나 이 경우에는, 적층 칩(10)의 양단부면에 있어서 도전성 금속 페이스트가 과도하게 두껍게 도포되게 되므로, 적층 세라믹 콘덴서(100)가 대형화되어 버린다. 그래서 본 실시 형태에 있어서는, 적층 세라믹 콘덴서(100)는, 도금층(22)을 충분히 두껍게 형성하여 불연속부(26)를 덮음으로써, 대형화를 억제하면서 내습성을 향상시킨다.
먼저, 하지층(21)의 면 방향(하지층(21)이 면을 따라 연장되는 방향)에 있어서, 불연속부(26)의 최대 이격 거리(구멍 직경이라고 칭할 수도 있음)가 지나치게 크면, 도금층(22)에 의해 불연속부(26)를 충분히 덮는 것이 곤란하다. 그래서 하지층(21)의 면 방향에 있어서, 불연속부(26)의 최대 이격 거리를 10㎛ 이하로 한다. 이 구성에 있어서는, 과도하게 도금층(22)을 두껍게 형성하지 않아도, 불연속부(26)를 덮을 수 있다. 즉, 적층 세라믹 콘덴서(100)의 대형화를 억제할 수 있다. 도금층(22)의 후막화 억제의 관점에서, 불연속부(26)의 최대 이격 거리는, 5㎛ 이하인 것이 바람직하고, 3㎛ 이하인 것이 보다 바람직하다.
다음으로, 불연속부(26)의 최대 이격 거리에 대해 도금층(22)을 얇게 형성하면, 충분히 불연속부(26)를 덮을 수 없을 우려가 있다. 그래서 도금층(22)의 평균 두께를, 불연속부(26)의 최대 이격 거리의 30％ 이상으로 한다. 이 구성에 있어서는, 충분히 불연속부(26)를 덮을 수 있다. 그것에 의해, 내습성을 향상시킬 수 있다. 또한, 충분히 불연속부(26)를 덮는 관점에서, 도금층(22)의 평균 두께는, 불연속부(26)의 최대 이격 거리의 50％ 이상인 것이 바람직하다. 한편, 도금층(22)을 지나치게 두껍게 하면, 적층 세라믹 콘덴서(100)가 대형화되어 버린다. 그래서 도금층(22)의 평균 두께는, 불연속부(26)의 최대 이격 거리의 100％ 이하인 것이 바람직하고, 80％ 이하인 것이 보다 바람직하다.
또한, 제1 도금층(23) 및 제2 도금층(24)의 합계의 평균 두께가 작으면, 내습 부하 시험 시에, 제3 도금층(25)으로부터 불연속부(26)로 확산되어 온 Sn과 수용성 플럭스가 반응하여 수소 이온이 발생할 우려가 있다. 예를 들어, 도 3의 (a)에 예시한 바와 같이, 적층 칩(10)의 측면에 있어서의 외부 전극(20a, 20b)의 선단으로부터 수용성 플럭스가 하지층(21)의 유리 성분을 녹이면서 침입하는 경우가 있다. 이 경우, 도 3의 (b)에 예시한 바와 같이, 전계 인가에 의해 수소 이온이 내부 전극층(12)까지 이동함으로써, 절연 저항의 열화가 발생할 우려가 있다. 그래서 제1 도금층(23) 및 제2 도금층(24)(Sn 이외의 도금층)의 합계의 평균 두께가 큰 것이 바람직하다. 구체적으로는, 제1 도금층(23) 및 제2 도금층(24)의 합계의 평균 두께를, 불연속부(26)의 최대 이격 거리의 30％ 이상으로 하는 것이 바람직하고, 50％ 이상으로 하는 것이 보다 바람직하다. 또는, 제1 도금층(23) 및 제2 도금층(24) 중 어느 한쪽의 평균 두께를, 불연속부(26)의 최대 이격 거리의 30％ 이상으로 하는 것이 바람직하고, 50％ 이상으로 하는 것이 보다 바람직하다.
계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대해 설명한다. 도 4는, 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정)
먼저, 유전체층(11)의 주성분인 세라믹 재료의 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Sm(사마륨), Eu(유로퓸), Gd(가돌리늄), Tb(테르븀), Dy(디스프로슘), Ho(홀뮴), Er(에르븀), Tm(툴륨) 및 Yb(이테르븀))의 산화물 및 Co(코발트), Ni, Li(리튬), B(붕소), Na(나트륨), K(칼륨) 및 Si의 산화물 또는 유리를 들 수 있다. 예를 들어, 먼저, 세라믹 재료의 분말에 첨가 화합물을 포함하는 화합물을 혼합하여 하소를 행한다. 계속해서, 얻어진 세라믹 재료의 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄하여 세라믹 재료의 분말을 조제한다.
(적층 공정)
다음으로, 얻어진 세라믹 재료의 분말에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 프탈산디옥틸(DOP) 등의 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터블레이드법에 의해, 기재 상에 예를 들어 두께 0.8㎛ 이하의 띠 형상의 유전체 그린 시트를 도포 시공하여 건조시킨다.
다음으로, 유전체 그린 시트의 표면에, 내부 전극층 형성용 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층(12)의 패턴을 배치한다. 내부 전극층 형성용 도전 페이스트는, 내부 전극층(12)의 주성분 금속의 분말과, 바인더와, 용제와, 필요에 따라서 그 밖의 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 슬러리와 상이한 것을 사용하는 것이 바람직하다. 또한, 내부 전극층 형성용 도전 페이스트에는, 공재로서, 유전체층(11)의 주성분인 세라믹 재료를 분산시켜도 된다.
다음으로, 내부 전극층 패턴이 인쇄된 유전체 그린 시트를 소정의 크기로 펀칭하여, 펀칭된 유전체 그린 시트를, 기재를 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 엇갈리도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양 단부면에 단부 에지가 교대로 노출되어 극성이 상이한 한 쌍의 외부 전극에 교대로 인출되도록, 소정 층수(예를 들어 200 내지 500층)만큼 적층한다. 적층한 패턴 형성 시트의 상하에 커버층(13)이 되는 커버 시트를 압착시키고, 소정 칩 치수(예를 들어 1.0㎜×0.5㎜)로 커트한다. 이에 의해, 대략 직육면체 형상의 세라믹 적층체가 얻어진다.
(소성 공정)
이와 같이 하여 얻어진 세라믹 적층체를, 250 내지 500℃의 N2 분위기 중에서 탈바인더한 후에, 환원 분위기 중에서 1100 내지 1300℃에서 10분 내지 2시간 소성함으로써, 유전체 그린 시트를 구성하는 각 화합물이 소결되어 입성장한다. 이와 같이 하여, 내부에 소결체로 이루어지는 유전체층(11)과 내부 전극층(12)이 교대로 적층되어 이루어지는 적층 칩(10)과, 적층 방향 상하의 최외층으로서 형성되는 커버층(13)을 갖는 적층 세라믹 콘덴서(100)가 얻어진다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(외부 전극 형성 공정)
다음으로, 적층 칩(10)에 외부 전극(20a, 20b)을 형성한다. 외부 전극(20a, 20b)을 형성하는 방법에는, 적층 칩(10)의 소성 후에 하지층(21)을 베이킹하는 방법과, 적층 칩(10)의 소성 시에 하지층(21)을 동시에 소성하는 방법이 있다. 먼저, 적층 칩(10)의 소성 후의 하지층(21)을 베이킹하는 방법에 대해 설명한다.
금속 필러, 유리 프릿, 바인더 및 용제를 포함하는 도전성 금속 페이스트를 적층 칩(10)의 양단부면에 도포하고, 건조시킨다. 그 후, 도전성 금속 페이스트를 베이킹한다. 그것에 의해, 하지층(21)이 형성된다. 또한, 바인더 및 용제는, 베이킹에 의해 휘발된다. 베이킹 후에 있어서의 하지층(21)에 있어서, 하지층(21)의 면 방향에 있어서 불연속부(26)의 최대 이격 거리가 10㎛ 이하로 되도록, 도전성 금속 페이스트의 두께를 조정한다. 최대 이격 거리는, 5㎛ 이하가 되는 것이 바람직하고, 3㎛ 이하가 되는 것이 바람직하다.
그 후, 도금에 의해, 불연속부(26)가 덮이도록 도금층(22)을 형성한다. 또한, 도금층(22)의 평균 두께가 불연속부(26)의 최대 이격 거리의 30％ 이상이 되도록 한다. 도금층(22)의 평균 두께는, 불연속부(26)의 최대 이격 거리의 50％ 이상이 되는 것이 바람직하다. 또한, 도금층(22)의 평균 두께는, 최대 이격 거리의 100％ 이하가 되는 것이 바람직하고, 80％ 이하가 되는 것이 보다 바람직하다. 또는, 제1 도금층(23) 및 제2 도금층(24)(Sn 이외의 도금층)의 합계의 평균 두께가 불연속부(26)의 최대 이격 거리의 30％ 이상이 되는 것이 바람직하고, 50％ 이상이 되는 것이 바람직하다. 또는, 제1 도금층(23) 및 제2 도금층(24) 중 어느 한쪽의 평균 두께가, 불연속부(26)의 최대 이격 거리의 30％ 이상이 되는 것이 바람직하고, 50％ 이상이 되는 것이 보다 바람직하다.
이 방법의 금속 필러에는, Cu 등이 적합하다. 또한, 베이킹은, 700℃ 내지 900℃에서 약 3분 내지 30분, 특히 760℃ 내지 840℃에서 5분 내지 15분 행하는 것이 바람직하다.
다음으로, 적층 칩(10)의 소성 시에 하지층(21)을 동시에 소성하는 방법에 대해 설명한다. 이 경우, 도 5에 예시한 바와 같이, 적층 공정에서 얻어진 세라믹 적층체를, 250 내지 500℃의 N2 분위기 중에서 탈바인더한 후에, 세라믹 적층체의 양단부면에, 금속 필러, 공재, 바인더 및 용제를 포함하는 도전성 금속 페이스트를 도포하고, 건조시킨다. 그 후, 도전성 금속 페이스트를 세라믹 적층체와 동시에 소성한다. 소성의 조건은, 예를 들어 상술한 소성 공정에서 예시되어 있다. 또한, 소성 후에 있어서의 하지층(21)에 있어서, 하지층(21)의 면 방향에 있어서 불연속부(26)의 최대 이격 거리가 10㎛ 이하로 되도록, 도전성 금속 페이스트의 두께를 조정한다. 최대 이격 거리는, 5㎛ 이하가 되는 것이 바람직하고, 3㎛ 이하가 되는 것이 바람직하다. 그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
그 후, 도금에 의해, 불연속부(26)가 덮이도록 도금층(22)을 형성한다. 또한, 도금층(22)의 평균 두께가 불연속부(26)의 최대 이격 거리의 30％ 이상이 되도록 한다. 도금층(22)의 평균 두께는, 불연속부(26)의 최대 이격 거리의 50％ 이상이 되는 것이 바람직하다. 또한, 도금층(22)의 평균 두께는, 최대 이격 거리의 100％ 이하가 되는 것이 바람직하고, 80％ 이하가 되는 것이 보다 바람직하다. 또는, 제1 도금층(23) 및 제2 도금층(24)(Sn 이외의 도금층)의 합계의 평균 두께가 불연속부(26)의 최대 이격 거리의 30％ 이상이 되는 것이 바람직하고, 50％ 이상이 되는 것이 바람직하다. 또는, 제1 도금층(23) 및 제2 도금층(24) 중 어느 한쪽의 평균 두께가, 불연속부(26)의 최대 이격 거리의 30％ 이상이 되는 것이 바람직하고, 50％ 이상이 되는 것이 보다 바람직하다. 이 방법의 금속 필러에는, Ni 등이 적합하다.
본 실시 형태에 관한 제조 방법에 의하면, 불연속부(26)의 최대 이격 거리가 10㎛ 이하가 되므로, 과도하게 도금층(22)을 두껍게 형성하지 않아도, 불연속부(26)를 덮을 수 있다. 즉, 적층 세라믹 콘덴서(100)의 대형화를 억제할 수 있다. 또한, 도금층(22)의 평균 두께를, 불연속부(26)의 최대 이격 거리의 30％ 이상으로 함으로써 충분히 불연속부(26)를 덮을 수 있다. 그것에 의해, 적층 세라믹 콘덴서(100)의 내습성을 향상시킬 수 있다.
또한, 상기 각 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대해 설명하였지만, 그것에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의, 다른 전자 부품을 사용해도 된다.
[실시예]
이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 특성에 대해 조사하였다.
(실시예 1 내지 11, 비교예 1 내지 4)
외부 전극을 형성하지 않고 소성한 적층 칩(10)을 준비하였다. 다음으로, Cu 필러, 유리 프릿, 바인더 및 용제를 포함하는 도전성 금속 페이스트를 적층 칩(10)의 양단부면에 도포하고, 건조시켰다. 그 후, 도전성 금속 페이스트를 베이킹하였다. 그것에 의해, 하지층(21)이 형성되었다. 또한, 바인더 및 용제는, 베이킹에 의해 휘발되었다. 하지층(21)의 면 방향에 있어서의 불연속부(26)의 최대 이격 거리는, 실시예 1에서는 9.4㎛이고, 실시예 2에서는 4.5㎛이고, 실시예 3에서는 3.9㎛이고, 실시예 4에서는 3.1㎛이고, 실시예 5에서는 2.9㎛이고, 실시예 6에서는 2.4㎛이고, 실시예 7에서는 9.2㎛이고, 실시예 8에서는 4.7㎛이고, 실시예 9에서는 3.8㎛이고, 실시예 10에서는 3.0㎛이고, 실시예 11에서는 2.8㎛이고, 비교예 1에서는 6.5㎛이고, 비교예 2에서는 3.1㎛이고, 비교예 3에서는 23.5㎛이고, 비교예 4에서는 15.4㎛였다.
그 후, 실시예 1 내지 6 및 비교예 1 내지 4에 있어서는, 제1 도금층(23)은 형성하지 않고, Ni로 이루어지는 제2 도금층(24)을 형성하였다. 제2 도금층(24)의 평균 두께는, 실시예 1에서는 4.9㎛이고, 실시예 2에서는 3.2㎛이고, 실시예 3 및 실시예 4에서는 3.5㎛이고, 실시예 5에서는 4.4㎛이고, 실시예 6에서는 1.9㎛이고, 비교예 1에서는 0.7㎛이고, 비교예 2에서는 0.8㎛이고, 비교예 3에서는 6.1㎛이고, 비교예 4에서는 8.4㎛였다. 또한, 실시예 7 내지 11에 있어서는, Cu로 이루어지는 제1 도금층(23)을 형성하고, 그 위에 Ni로 이루어지는 제2 도금층(24)을 형성하였다. 제1 도금층(23)의 평균 두께는, 실시예 7에서는 3.7㎛이고, 실시예 8에서는 2.1㎛이고, 실시예 9에서는 2.3㎛이고, 실시예 10에서는 2.1㎛이고, 실시예 11에서는 1.1㎛였다. 제2 도금층(24)의 평균 두께는, 실시예 7에서는 1.2㎛이고, 실시예 8에서는 1.4㎛이고, 실시예 9에서는 1.3㎛이고, 실시예 10에서는 1.2㎛이고, 실시예 11에서는 1.0㎛였다. 또한, 어느 것에 있어서도, 제2 도금층(24) 상에, Sn으로 이루어지는 제3 도금층(25)을 평균 두께 5㎛ 형성하였다. 실시예 1 내지 11 및 비교예 1 내지 4에 대해, 각각 200개의 샘플을 제작하였다.
(분석)
실시예 1 내지 11 및 비교예 1 내지 4의 각 샘플에 대해, 제2 도금층(24)의 상태(커버링)를 확인하고, 신뢰성 시험을 행하였다. 제2 도금층(24)의 커버링 확인에 대해서는, 제2 도금층(24)에 불연속부가 발생하였는지 여부를 확인하였다. 제2 도금층(24) 전체에 불연속부가 발생하지 않았으면 「○」이라고 판정하고, 일부에라도 불연속부가 발생하였으면 「×」라고 판정하였다. 신뢰성 시험에 대해서는, 온도＝85℃, 상대 습도＝85％, 10V의 내압 시험을 1000h시간 행하였다. 이 경우에, 60초간 100MΩ 이하로 되는 이상 샘플의 발생 수를 조사하였다.
도 6 및 도 7은, 제2 도금층(24)의 상태 확인 및 신뢰성 시험의 결과를 나타낸다. 도 7에 있어서, 「실」은 실시예를 나타내며, 「실」의 뒤의 숫자는 실시예 번호를 나타내고, 「비」는 비교예를 나타내며, 「비」의 뒤의 숫자는 비교예 번호를 나타낸다. 도 6에 나타낸 바와 같이, 실시예 1 내지 11 중 어느 것에 있어서도, 제2 도금층(24)에 불연속부가 발생하지 않았다. 또한, 실시예 1 내지 11 중 어느 것에 있어서도, 신뢰성 시험에서 이상 샘플 수가 제로가 되었다. 이것은, 도 7에 나타낸 바와 같이, 제2 도금층(24)의 평균 두께 또는 제1 도금층(23)과 제2 도금층(24)의 합계의 평균 두께를, 하지층(21)의 최대 이격 거리의 30％ 이상으로 하였기 때문이라고 생각된다. 또한, 실시예 1 내지 11 중 어느 것에 있어서도, 제2 도금층(24)의 평균 두께 또는 제1 도금층(23)과 제2 도금층(24)의 합계의 평균 두께를, 5㎛ 이하로 억제할 수 있었다. 이것은, 최대 이격 거리를 10㎛ 이하로 함으로써, 과도하게 제2 도금층(24)을 두껍게 하지 않아도 됐기 때문이다.
비교예 1에서는, 제2 도금층(24)에 불연속부가 발생하고, 신뢰성 시험에서도 이상 샘플 수가 14개가 되었다. 이것은, 도 7에 나타낸 바와 같이, 제2 도금층(24)의 평균 두께가 하지층(21)의 최대 이격 거리의 30％ 미만이 되었기 때문이라고 생각된다. 비교예 2, 3에서는, 제2 도금층(24)에 불연속부가 발생하지 않았지만, 신뢰성 시험에서는 이상 샘플 수가 각각 4개, 6개가 되었다. 이것은, 제2 도금층(24)의 평균 두께가 하지층(21)의 최대 이격 거리의 26％와 30％에 가깝기는 하지만, 도 7에 나타낸 바와 같이, 30％ 미만이었기 때문이라고 생각된다. 비교예 4에서는, 제2 도금층(24)에 불연속부가 발생하지 않고, 신뢰성 시험에서도 이상 샘플 수가 제로가 되었다. 이것은, 제2 도금층(24)의 평균 두께가 하지층(21)의 최대 이격 거리의 30％ 이상이 되었기 때문이라고 생각된다. 그러나 최대 이격 거리가 15.4㎛로 컸기 때문에, 제2 도금층(24)의 평균 두께를 8.4㎛로 크게 할 수밖에 없어, 적층 세라믹 콘덴서의 대형화를 피할 수 없는 결과가 되었다.
이상, 본 발명의 실시예에 대해 상세하게 설명하였지만, 본 발명은, 이러한 특정 실시예에 한정되는 것은 아니며, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.
10 : 적층 칩
11 : 유전체층
12 : 내부 전극층
20a, 20b : 외부 전극
21 : 하지층
22 : 도금층
23 : 제1 도금층
24 : 제2 도금층
25 : 제3 도금층
26 : 불연속부
100 : 적층 세라믹 콘덴서
11 : 유전체층
12 : 내부 전극층
20a, 20b : 외부 전극
21 : 하지층
22 : 도금층
23 : 제1 도금층
24 : 제2 도금층
25 : 제3 도금층
26 : 불연속부
100 : 적층 세라믹 콘덴서
Claims (6)
- 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 직육면체 형상을 갖는 세라믹 본체와,
상기 2개의 단부면에 형성된 외부 전극을 구비하고,
상기 외부 전극은, 세라믹을 포함하고 금속을 포함하는 하지층 상에 도금층이 형성된 구조를 갖고, 상기 2개의 단부면으로부터 상기 세라믹 본체의 4개의 측면 중 적어도 어느 것에 걸쳐 연장 영역을 갖고,
상기 하지층은, 상기 연장 영역에 있어서, 상기 세라믹 본체의 코너부에 상당하는 영역에, 상기 하지층이 면을 따라 연장되는 방향으로 0μm 초과 10μm 이하의 최대 이격 거리를 갖는 제1 부분을 갖고,
상기 도금층은, 상기 최대 이격 거리의 30% 이상의 평균 두께를 갖고, 상기 제1 부분을 덮고,
상기 도금층은, Sn 도금층과, 상기 Sn 도금층과 상기 세라믹 본체의 표면에 형성된 하지층 사이에 다른 도금층을 갖고, 상기 다른 도금층의 평균 두께가 상기 제1 부분의 최대 이격 거리의 30% 이상인 것을 특징으로 하는, 세라믹 전자 부품. - 제1항에 있어서,
상기 Sn 도금층 및 상기 다른 도금층을 포함하는 상기 도금층의 평균 두께는, 상기 최대 이격 거리의 50％ 이상 100％ 이하인 것을 특징으로 하는, 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 하지층은, Cu, Ni 또는 이들의 합금을 포함하는 것을 특징으로 하는, 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 다른 도금층은, Cu, Ni 또는 이들의 합금을 포함하는 것을 특징으로 하는, 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 다른 도금층은, 상기 제1 부분 및 상기 하지층 상에 형성되고 Cu를 포함하는 제1 도금층과, 상기 제1 도금층 상에 형성되고 Ni를 포함하는 제2 도금층을 포함하는 것을 특징으로 하는, 세라믹 전자 부품. - 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 직육면체 형상을 갖고, 상기 2개의 단부면으로부터 4개의 측면 중 적어도 어느 것에 걸쳐 연장 영역을 갖고 금속을 포함하는 하지층이 형성된 세라믹 본체에 있어서,
상기 하지층은, 상기 연장 영역에 있어서, 상기 세라믹 본체의 코너부에 상당하는 영역에, 상기 하지층이 면을 따라 연장되는 방향으로 0μm 초과 10μm 이하의 최대 이격 거리를 갖는 제1 부분을 갖고,
상기 최대 이격 거리의 30% 이상의 평균 두께를 갖고, 상기 제1 부분을 덮는 도금층을 상기 하지층 상에 형성하고,
상기 도금층은, Sn 도금층과, 상기 Sn 도금층과 상기 세라믹 본체의 표면에 형성된 하지층 사이에 다른 도금층을 갖고, 상기 다른 도금층의 평균 두께가 상기 제1 부분의 최대 이격 거리의 30% 이상인
것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
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