KR20220009872A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

세라믹 전자 부품 및 그 제조 방법 Download PDF

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šœ야 후꾸다
후끼오 기노시따
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Abstract

내부 전극층과 외부 전극 사이의 전기적 접속의 신뢰성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
세라믹 전자 부품은, 세라믹을 주성분으로 하는 유전체층과, 내부 전극층이 교호로 적층되며, 대략 직육면체 형상을 갖고, 적층된 복수의 상기 내부 전극층이 교호로 대향하는 2단부면에 노출되도록 형성된 적층 구조와, 적층 방향에 있어서 상기 적층 구조의 상면 및 하면에 마련된 커버층을 갖는 적층 칩과, 상기 2단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 1쌍의 외부 전극을 구비하고, 상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율은, 0.7 이하이고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께는, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상인 것을 특징으로 한다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC COMPONENT AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품은, 예를 들어 유전체층과 내부 전극층이 교호로 적층되며, 적층된 복수의 내부 전극층이 교호로 대향하는 2단부면에 노출되도록 형성된 적층 칩과, 대향하는 2단부면으로부터 적층 칩의 적어도 어느 측면에 걸쳐 형성된 1쌍의 외부 전극을 갖는다. 예를 들어, 적층 세라믹 콘덴서에서는, 내부 전극층과 외부 전극 사이의 전기적 접속의 양부가 정전 용량에 영향을 준다(예를 들어, 특허문헌 1).
일본 특허 공개 제2006-86400호 공보
전자 회로의 고밀도화 및 고집적화에 수반되는 실장 공간의 부족에 의해, 적층 세라믹 콘덴서 등의 세라믹 전자 부품은, 소형화, 특히 저배화가 요구되고 있다. 저배의 적층 세라믹 콘덴서에서는, 내부 전극층의 적층수가, 통상의 적층 세라믹 콘덴서보다도 적기 때문에, 내부 전극층과 외부 전극 사이의 전기적인 접속 불량이 그 용량에 크게 영향을 미친다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 내부 전극층과 외부 전극 사이의 전기적 접속의 신뢰성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 세라믹 전자 부품은, 세라믹을 주성분으로 하는 유전체층과, 내부 전극층이 교호로 적층되며, 대략 직육면체 형상을 갖고, 적층된 복수의 상기 내부 전극층이 교호로 대향하는 2단부면에 노출되도록 형성된 적층 구조와, 적층 방향에 있어서 상기 적층 구조의 상면 및 하면에 마련된 커버층을 갖는 적층 칩과, 상기 2단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 1쌍의 외부 전극을 구비하고, 상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율은, 0.7 이하이고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께는, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상인 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 용량 영역의 상기 적층 방향에 있어서의 두께 10㎛당의 상기 내부 전극층의 적층수가 1층 이상 10층 이하인 것으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 내부 전극층의 총수에 대한, 상기 2단부면의 대향 방향에 있어서의 상기 내부 전극층과 상기 외부 전극 사이의 거리가 1.5㎛ 이하인 내부 전극층의 수의 비율이 80％ 이상인 것으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 적층 칩의 상기 적층 방향에 있어서의 두께는, 0.110㎜ 이하인 것으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 적층 칩의 상기 적층 방향에 있어서의 두께는, 0.06㎜ 이하인 것으로 해도 된다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹 유전체층 그린 시트와, 내부 전극층 형성용 도전 페이스트를 교호로 적층하고, 최외층을 커버 시트로 하고, 적층된 복수의 내부 전극층 형성용 도전 페이스트를 교호로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하는 공정과, 상기 세라믹 적층체의 상기 2단부면으로부터, 상기 세라믹 적층체의 적어도 어느 측면에 걸쳐 금속 페이스트를 도포하는 공정과,
상기 금속 페이스트와 상기 세라믹 적층체를 소성하여, 유전체층과, 내부 전극층이 교호로 적층되며, 적층된 복수의 상기 내부 전극층이 교호로 상기 2단부면에 노출되도록 형성된 적층 구조와, 상기 적층 구조의 적층 방향의 상면 및 하면에 마련된 커버층을 구비하는 적층 칩과, 상기 2단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 1쌍의 외부 전극을 얻는 공정을 포함하고, 상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율이 0.7 이하가 되고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 것을 특징으로 한다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹 유전체층 그린 시트와, 내부 전극층 형성용 도전 페이스트를 교호로 적층하고, 최외층을 커버 시트로 하고, 적층된 복수의 내부 전극층 형성용 도전 페이스트를 교호로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하는 공정과, 상기 세라믹 적층체를 소성하여, 유전체층과, 내부 전극층이 교호로 적층되며, 적층된 복수의 상기 내부 전극층이 교호로 상기 2단부면에 노출되도록 형성된 적층 구조와, 상기 적층 구조의 적층 방향의 상면 및 하면에 마련된 커버층을 구비하는 적층 칩을 얻는 공정과, 상기 적층 칩의 상기 2단부면으로부터, 상기 적층 칩의 적어도 어느 측면에 걸쳐 금속 페이스트를 도포하는 공정과, 상기 금속 페이스트를 베이킹하여 외부 전극을 형성하는 공정을 포함하고, 상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율이 0.7 이하가 되고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 것을 특징으로 한다.
본 발명에 따르면, 내부 전극층과 외부 전극 사이의 전기적 접속의 신뢰성을 향상시킬 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공할 수 있다.
도 1의 (A)는 적층 세라믹 콘덴서의 부분 단면 사시도이고, 도 1의 (B)는 적층 세라믹 콘덴서를 적층 방향의 상면으로부터 본 도면이다.
도 2는 도 1의 (B)의 A-A선 단면도이다.
도 3은 도 1의 (B)의 B-B선 단면도이다.
도 4는 도 1의 (B)의 A-A선 단면도이며, 각 부의 두께에 대하여 설명하기 위한 도면이다.
도 5의 (A)는 내부 전극층을 10층 적층한 적층 세라믹 콘덴서의 단면도이고, 도 5의 (B) 및 도 5의 (C)는 내부 전극층을 6층 적층한 적층 세라믹 콘덴서의 단면도이다.
도 6의 (A)는 도 2의 C-C선 단면도이고, 도 6의 (B)는 내부 전극층과 외부 전극 사이의 거리에 대하여 설명하기 위한 도면이다.
도 7은 적층 세라믹 콘덴서의 제조 방법의 플로를 예시하는 도면이다.
도 8의 (A) 및 도 8의 (B)는 적층 공정을 예시하는 도면이다.
도 9는 적층 공정을 예시하는 도면이다.
도 10은 적층 공정을 예시하는 도면이다.
도 11은 적층 세라믹 콘덴서의 제조 방법의 플로의 다른 예를 예시하는 도면이다.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
도 1의 (A)는 실시 형태에 관한 적층 세라믹 콘덴서(100)의 부분 단면 사시도이고, 도 1의 (B)는 적층 세라믹 콘덴서를 적층 방향의 상면으로부터 본 도면이다. 도 2는 도 1의 (B)의 A-A선 단면도이다. 도 3은 도 1의 (B)의 B-B선 단면도이다. 도 1의 (A) 내지 도 3에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 대략 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10)의 어느 것의 대향하는 2단부면에 마련된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2단부면 이외의 4면 중, 적층 방향의 상면 및 하면 이외의 2면을 측면이라 칭한다. 외부 전극(20a, 20b)은, 적층 칩(10)의 적층 방향의 상면, 하면 및 2측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은, 서로 이격되어 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 비금속 재료를 포함하는 내부 전극층(12)이 교호로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 테두리는, 적층 칩(10)의 외부 전극(20a)이 마련된 단부면과, 외부 전극(20b)이 마련된 단부면에, 교호로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은, 외부 전극(20a)과 외부 전극(20b)에, 교호로 도통하고 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 개재하여 적층된 구성을 갖는다. 또한, 유전체층(11)과 내부 전극층(12)의 적층 구조에 있어서, 적층 방향의 최외층에는 내부 전극층(12)이 배치되고, 당해 적층체의 상면 및 하면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은, 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 재료는, 유전체층(11)과 세라믹 재료의 주성분이 동일하다.
적층 세라믹 콘덴서(100)의 적층 칩(10)의 짧은 변 방향의 폭(도 3의 W 참조)에 대한 적층 방향의 두께(높이)(도 3의 T 참조)의 비율은, 0.7 이하이다. 구체적으로는, 적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.4㎜, 폭 0.2㎜, 높이 0.11㎜이고, 또는 길이 0.4㎜, 폭 0.2㎜, 높이 0.06㎜, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.2㎜이며, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.3㎜이며, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.2㎜이지만, 이들 사이즈에 한정되는 것은 아니다.
내부 전극층(12)은, Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 내부 전극층(12)의 평균 두께는, 예를 들어 1㎛ 이하이다. 유전체층(11)은, 예를 들어 일반식 ABO3로 표시되는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 화학양론 조성으로부터 벗어난 ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1 -x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.
외부 전극(20a, 20b)은, Cu, Ni, Al(알루미늄), Zn(아연), Ag, Au, Pd, Pt 등의 금속, 또는 이들 2 이상의 합금(예를 들어, Cu와 Ni의 합금)을 주성분으로 한다.
도 2에서 예시한 바와 같이, 외부 전극(20a)에 접속된 내부 전극층(12)과 외부 전극(20b)에 접속된 내부 전극층(12)이 대향하는 영역은, 적층 세라믹 콘덴서(100)에 있어서 전기 용량이 발생하는 영역이다. 그래서, 당해 전기 용량이 발생하는 영역을, 용량 영역(14)이라 칭한다. 즉, 용량 영역(14)은, 다른 외부 전극에 접속된 인접하는 내부 전극층(12)끼리가 대향하는 영역이다.
외부 전극(20a)에 접속된 내부 전극층(12)끼리가, 외부 전극(20b)에 접속된 내부 전극층(12)을 개재하지 않고 대향하는 영역을, 엔드 마진 영역(15)이라 칭한다. 또한, 외부 전극(20b)에 접속된 내부 전극층(12)끼리가, 외부 전극(20a)에 접속된 내부 전극층(12)을 개재하지 않고 대향하는 영역도, 엔드 마진 영역(15)이다. 즉, 엔드 마진(15) 영역은, 동일한 외부 전극에 접속된 내부 전극층(12)이 다른 외부 전극에 접속된 내부 전극층(12)을 개재하지 않고 대향하는 영역이다. 엔드 마진 영역(15)은, 전기 용량이 발생하지 않는 영역이다.
또한, 도 2에 도시한 바와 같이, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이를 Li라 하고, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이를 Le라 한다.
도 3에서 예시한 바와 같이, 적층 칩(10)에 있어서, 적층 칩(10)의 2측면으로부터 내부 전극층(12)에 이르기까지의 영역을 사이드 마진 영역(16)이라 칭한다. 즉, 사이드 마진 영역(16)은, 상기 적층 구조에 있어서 적층된 복수의 내부 전극층(12)이 2측면측으로 연장된 단부를 덮도록 마련된 영역이다. 사이드 마진(16) 영역도, 전기 용량이 발생하지 않는 영역이다.
또한, 도 3에 도시한 바와 같이, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭을 Ws라 하고, 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭을 Wi라 한다.
본 실시 형태에 관한 적층 세라믹 콘덴서(100)에서는, 도 4에 도시한 바와 같이, 용량 영역(14)의 적층 방향에 있어서의 두께를 Ta라 하고, 커버층(13)의 한쪽의 적층 방향의 두께를 Tc1이라 하고, 커버층(13)의 다른 쪽의 적층 방향의 두께를 Tc2라 한 경우에, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta가, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께(Tc1 또는 Tc2)의 2.2배 이상이다. 또한, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta 및 커버층(13)의 적층 방향의 두께 Tc1, Tc2는, 적층 칩(10)의 길이 방향(2단부면의 대향 방향) 및 폭 방향(2측면의 대향 방향)의 중앙부에 있어서 계측하면 된다. 이에 의해, 내부 전극층(12)과 외부 전극(20a, 20b)의 전기적 접속의 신뢰성을 향상시킬 수 있다. 이 점에 대하여, 상세하게 설명한다.
도 5의 (A)는 내부 전극층(12)을 10층 적층한 적층 세라믹 콘덴서(100A)의 단면도이고, 도 5의 (B) 및 도 5의 (C)는 내부 전극층(12)을 6층 적층한 적층 세라믹 콘덴서(100B 및 100C)의 단면도이다. 도 5의 (A) 내지 도 5의 (C)의 단면은, 도 1의 A-A선 단면에 상당한다. 적층 세라믹 콘덴서(100A 내지 100C)의 적층 칩(10)의 적층 방향의 두께 T는 동일하다.
도 5의 (B)에 도시한 적층 세라믹 콘덴서(100B)에서는, 인접하는 내부 전극층(12)끼리의 사이의 유전체층(11)의 두께 Td2가, 도 5의 (A)의 적층 세라믹 콘덴서(100A)에 있어서의 유전체층(11)의 두께 Td1과 동일하게 되어 있고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께 Tc1, Tc2의 2.2배 미만으로 되어 있다. 한편, 도 5의 (C)에 도시한 적층 세라믹 콘덴서(100C)에서는, 인접하는 내부 전극층(12)끼리의 사이의 유전체층(11)의 두께 Td3이, 도 5의 (A)의 적층 세라믹 콘덴서(100A)에 있어서의 유전체층(11)의 두께 Td1보다도 크게 되어 있다. 이 때문에, 도 5의 (C)의 적층 세라믹 콘덴서(100C)에서는, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께 Tc1, Tc2의 2.2배 이상으로 되어 있다.
내부 전극층(12)의 적층수가 적은 경우에, 내부 전극층(12)의 10층 간의 유전체층(11)의 두께를 변화시키지 않고 내부 전극층(12)과 유전체층(11)을 적층하면, 도 5의 (B)와 같이, 용량 영역(14)이 적층 칩(10)의 중앙부에 국재하게 된다. 이 경우, 소성 시에, 내부 전극층(12)을 형성하는 금속 도전 페이스트와 유전체층(11)을 형성하는 유전체 그린 시트가 교호로 적층된 적층 부분과, 커버층(13)을 형성하는 커버 시트 사이의 수축차에 의해 적층 칩(10)의 단부면의 형상이 고르지 않게 되어, 내부 전극층(12)과 외부 전극(20a, 20b)이 전기적으로 접속되지 않아, 정전 용량의 저하(용량 소실)가 발생할 가능성이 높아진다.
한편, 본 실시 형태에 관한 적층 세라믹 콘덴서(100)에서는, 적층 칩(10)의 짧은 변 방향의 폭에 대한 적층 방향에 있어서의 두께의 비율이 0.7 이하인 소위 저배품에 있어서, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께 Tc1, Tc2의 2.2배 이상으로 되어 있다. 이에 의해, 적층 부분과 커버 시트 사이의 수축차에 의해 적층 칩(10)의 단부면의 형상이 고르지 않게 되는 것을 억제할 수 있다. 그 때문에, 내부 전극층(12)과 외부 전극(20a, 20b) 사이의 전기적 접속의 신뢰성을 향상시킬 수 있다.
또한, 내부 전극층(12)과 외부 전극(20a, 20b) 사이의 전기적 접속의 신뢰성을 더욱 향상시키는 관점에서, 적층 칩(10)의 용량 영역(14)의 적층 방향에 있어서의 두께 Ta를, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께(Tc1, Tc2)의 2.3배 이상으로 하는 것이 바람직하고, 3.0배 이상으로 하는 것이 보다 바람직하고, 3.5배 이상으로 하는 것이 더욱 바람직하다.
마찬가지의 관점에서, 용량 영역(14)의 적층 방향의 두께에 대하여 내부 전극층(12)의 적층 방향의 두께(각 내부 전극층(12)의 두께의 합계)가 차지하는 비율은, 12％ 이상이 바람직하고, 16％ 이상이 보다 바람직하고, 20％ 이상이 더욱 바람직하다. 한편, 용량 영역과 커버 시트의 수축차의 관점에서, 용량 영역(14)의 적층 방향의 두께에 대하여 내부 전극층(12)의 적층 방향의 두께가 차지하는 비율은, 60％ 이하가 바람직하고, 40％ 이하가 보다 바람직하고, 32％ 이하가 더욱 바람직하다.
또한, 항절 강도의 관점에서, 용량 영역(14)의 적층 방향의 두께 10㎛당의 내부 전극층(12)의 적층수는, 1층 이상이 바람직하고, 2층 이상이 보다 바람직하다. 한편, 용량 영역과 커버 시트의 수축차의 관점에서, 용량 영역(14)의 적층 방향의 두께 10㎛당의 내부 전극층(12)의 적층수는, 10층 이하가 바람직하고, 5층 이하가 더욱 바람직하다.
또한, 저배화의 관점에서, 적층 칩(10)의 적층 방향에 있어서의 두께는, 0.110㎜ 이하가 바람직하고, 0.06㎜ 이하가 보다 바람직하다.
도 6의 (A)는, 도 2의 C-C선 단면도이다. 도 6의 (A)에 도시한 바와 같이, 내부 전극층(12)에는, 외부 전극(20b)(또는, 외부 전극(20a))에 접촉하고 있지 않은 부분이 존재하는 경우가 있다.
도 6의 (B)는, 도 6의 (A)의 D-D선 단면도이다. 여기서, 어떤 단면에 있어서의, 적층 칩(10)의 2단부면의 대향 방향(이후, 대향 방향이라 기재함)에서의 내부 전극층(12)과 외부 전극[20b(또는 20a)] 사이의 거리를 D1이라 한다. 내부 전극층(12)과 외부 전극(20a, 20b)이 접촉하고 있는 경우, D1=0이 된다. 여기서, 어떤 단면에 있어서 내부 전극층(12)이 외부 전극(20a, 20b)과 접촉하고 있지 않아도, D1이 1.5㎛ 이하인 경우, 내부 전극층(12)은 다른 단면에 있어서 외부 전극(20a, 20b)과 접촉하고 있다고 생각된다(도 5의 (A) 참조). 그 때문에, 어떤 단면에 있어서, 대향 방향에 있어서의 내부 전극층(12)과 외부 전극(20a, 20b) 사이의 거리 D1이 1.5㎛ 이하인 경우, 내부 전극층(12)과 외부 전극(20a, 20b)은 전기적으로 접속되어 있다고 간주할 수 있다. 본 실시 형태에 있어서의 적층 세라믹 콘덴서(100)에서는, 내부 전극층(12)의 총수 Nall에 대한, 대향 방향에 있어서의 내부 전극층(12)과 외부 전극(20a, 20b) 사이의 거리 D1이 1.5㎛ 이하인 내부 전극층(12)의 수 N의 비율(N/Nall)이, 80％ 이상으로 되어 있다.
다음에, 실시 형태에 관한 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 7은 실시 형태에 관한 적층 세라믹 콘덴서(100)의 제조 방법을 나타내는 흐름도이다.
(원료 분말 제작 공정)
먼저, 유전체층(11)을 형성하기 위한 유전체 재료를 준비한다. 유전체 재료는, 유전체층(11)의 주성분 세라믹을 포함한다. 유전체층(11)에 포함되는 A 사이트 원소 및 B 사이트 원소는, 통상은 ABO3의 입자의 소결체의 형태로 유전체층(11)에 포함된다. 예를 들어, BaTiO3는, 페로브스카이트 구조를 갖는 정방정 화합물이며, 높은 유전율을 나타낸다. 이 BaTiO3는, 일반적으로, 이산화티타늄 등의 티타늄 원료와 탄산바륨 등의 바륨 원료를 반응시켜 티타늄산바륨을 합성함으로써 얻을 수 있다. 유전체층(11)의 주성분 세라믹의 합성 방법으로서는, 종래 다양한 방법이 알려져 있고, 예를 들어 고상법, 졸-겔법, 수열법 등이 알려져 있다. 본 실시 형태에 있어서는, 이들 모두 채용할 수 있다.
얻어진 세라믹 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Zr(지르코늄), Ca(칼슘), Sr(스트론튬), Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소의 산화물, 그리고, Co(코발트), Ni, Li(리튬), B(붕소), Na(나트륨), K(칼륨) 및 Si(규소)의 산화물 혹은 유리를 들 수 있다.
다음에, 엔드 마진 영역(15) 및 사이드 마진 영역(16)을 형성하기 위한 마진 재료를 준비한다. 마진 재료는, 엔드 마진 영역(15) 및 사이드 마진 영역(16)의 주성분 세라믹을 포함한다. 주성분 세라믹으로서, 예를 들어 BaTiO3 분말을 제작한다. BaTiO3 분말은, 유전체 재료와 마찬가지의 수순에 의해 제작할 수 있다. 얻어진 BaTiO3 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Zr, Ca, Sr, Mg, Mn, V, Cr, 희토류 원소의 산화물, 그리고, Co, Ni, Li, B, Na, K 및 Si의 산화물 혹은 유리를 들 수 있다.
다음에, 커버층(13)을 형성하기 위한 커버 재료를 준비한다. 커버 재료는, 커버층(13)의 주성분 세라믹을 포함한다. 주성분 세라믹으로서, 예를 들어 BaTiO3 분말을 제작한다. BaTiO3 분말은, 유전체 재료와 마찬가지의 수순에 의해 제작할 수 있다. 얻어진 BaTiO3 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Zr, Ca, Sr, Mg, Mn, V, Cr, 희토류 원소의 산화물, 그리고, Co, Ni, Li, B, Na, K 및 Si의 산화물 혹은 유리를 들 수 있다. 또한, 커버 재료로서, 상술한 마진 재료를 사용해도 된다.
(적층 공정)
다음에, 원료 분말 제작 공정에서 얻어진 유전체 재료에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 0.8㎛ 이하의 띠상의 유전체 그린 시트(51)를 도공하여 건조시킨다.
다음에, 도 8의 (A)에서 예시한 바와 같이, 유전체 그린 시트(51)의 표면에, 유기 바인더를 포함하는 내부 전극 형성용의 금속 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층용의 제1 패턴(52)을 배치한다. 금속 도전 페이스트에는, 공재로서 세라믹 입자를 첨가한다. 세라믹 입자의 주성분은, 특별히 한정되는 것은 아니지만, 유전체층(11)의 주성분 세라믹과 동일한 것이 바람직하다.
다음에, 원료 분말 제작 공정에서 얻어진 마진 재료에, 에틸셀룰로오스계 등의 바인더와, 테르피네올계 등의 유기 용제를 첨가하고, 롤밀로 혼련하여 역패턴층(17)용의 마진 페이스트를 얻는다. 도 8의 (A)에서 예시한 바와 같이, 유전체 그린 시트(51) 상에 있어서, 제1 패턴(52)이 인쇄되어 있지 않은 주변 영역에 마진 페이스트를 인쇄함으로써 제2 패턴(53)을 배치하여, 제1 패턴(52)과의 단차를 메운다.
그 후, 도 8의 (B)에서 예시한 바와 같이, 내부 전극층(12)과 유전체층(11)이 교대로 되도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향의 양단부면에 단부 테두리가 교호로 노출되어 극성이 다른 한 쌍의 외부 전극(20a, 20b)에 교호로 인출되도록, 유전체 그린 시트(51), 제1 패턴(52) 및 제2 패턴(53)을 적층해 간다. 예를 들어, 제1 패턴(52)의 적층수를 6 내지 30층으로 한다. 이때, 인접하는 제1 패턴(52)의 사이의 유전체 그린 시트(51)의 두께를 조정하여, 소성 후의 적층 칩(10)의 짧은 변 방향의 폭에 대한 적층 방향에 있어서의 두께(높이)의 비율이 0.7 이하가 되고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께(Tc1, Tc2)의 2.2배 이상이 되도록 한다. 구체적으로는, 인접하는 제1 패턴(52)의 사이에 배치하는 유전체 그린 시트(51)의 적층수를 조정한다.
다음에, 원료 분말 제작 공정에서 얻어진 커버 재료에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 10㎛ 이하의 띠상의 커버 시트(54)를 도공하여 건조시킨다. 도 9에서 예시한 바와 같이, 적층된 유전체 그린 시트(51)의 상하에 커버 시트(54)를 소정수(예를 들어 2 내지 10층)만큼 적층하여 열압착시키고, 소정 칩 치수(예를 들어 0.4㎜×0.2㎜)로 커트하고, 그 후에 외부 전극(20a, 20b)이 되는 금속 도전 페이스트를, 커트한 적층체의 양측면에 침지법 등으로 도포하여 건조시킨다. 이에 의해, 세라믹 적층체가 얻어진다. 또한, 소정수의 커버 시트(54)를 적층하여 압착하고 나서, 적층된 유전체 그린 시트(51)의 상하에 첩부해도 된다.
사이드 마진 영역은, 상기 적층 부분의 측면에 첩부 또는 도포해도 된다. 구체적으로는, 내부 전극층(12)과 유전체층(11)이 교대로 되도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향의 양단부면에 단부 테두리가 교호로 노출되어 극성이 다른 한 쌍의 외부 전극(20a, 20b)에 교호로 인출되도록, 유전체 그린 시트(51), 제1 패턴(52) 및 제2 패턴(53)을 적층한다. 예를 들어, 제1 패턴(52)의 적층수를 6 내지 30층으로 한다. 이때, 인접하는 제1 패턴(52)의 사이의 유전체 그린 시트(51)의 두께를 조정하여, 소성 후의 적층 칩(10)의 짧은 변 방향의 폭에 대한 적층 방향에 있어서의 두께(높이)의 비율이 0.7 이하가 되고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는, 커버층(13)의 적어도 한쪽의 적층 방향에 있어서의 두께(Tc1, Tc2)의 2.2배 이상이 되도록 한다. 구체적으로는, 인접하는 제1 패턴(52)의 사이에 배치하는 유전체 그린 시트(51)의 적층수를 조정한다.
다음에, 상하에 커버층(13)이 되는 커버 시트(54)를 적층하여, 압착한다. 그 후, 얻어진 적층체를, 소정 치수로 커트하여, 내부 전극층(12)의 패턴이 1개 걸러 노출되는 2단부면과, 모든 내부 전극층(12)의 패턴이 노출되는 2측면을 갖는 적층체를 형성한다. 다음에, 도 10에 도시한 바와 같이, 적층체의 측면에, 사이드 마진 페이스트로 형성한 시트(55)를 첩부하거나, 또는 사이드 마진 페이스트를 도포함으로써, 사이드 마진 영역을 형성해도 된다. 사이드 마진 페이스트에는, 마진 페이스트를 사용할 수 있다.
(소성 공정)
이와 같이 하여 얻어진 세라믹 적층체를, N2 분위기에서 탈바인더 처리한 후에 외부 전극(20a, 20b)의 하지가 되는 Ni 페이스트를 침지법으로 도포하고, 산소 분압 10-5 내지 10-8atm의 환원 분위기 중에서 1100 내지 1300℃에서 10분 내지 2시간 소성한다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(도금 처리 공정)
그 후, 도금 처리에 의해, 외부 전극(20a, 20b)에, Cu, Ni, Sn 등의 금속 코팅을 행해도 된다.
이상 상세하게 설명한 바와 같이, 본 실시 형태에 관한 제조 방법에서는, 내부 전극층(12)과 유전체층(11)이 교대로 되도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향의 양단부면에 단부 테두리가 교호로 노출되어 극성이 다른 한 쌍의 외부 전극(20a, 20b)에 교호로 인출되도록, 유전체 그린 시트(51), 제1 패턴(52) 및 제2 패턴(53)을 적층하고, 인접하는 제1 패턴(52)의 사이의 유전체 그린 시트(51)의 두께를 조정하여, 소성에 의해 얻어지는 적층 칩(10)의 짧은 변 방향의 폭에 대한 적층 방향에 있어서의 두께의 비율이 0.7 이하가 되고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상이 되도록 한다. 이에 의해, 소성 시에, 제1 패턴(52)과 유전체 그린 시트(51)가 교호로 적층된 적층 부분과, 커버 시트(54) 사이의 수축차에 의해 적층 칩(10)의 단부면의 형상이 고르지 않게 되는 것을 억제할 수 있다. 그 때문에, 내부 전극층(12)과 외부 전극(20a, 20b)의 전기적 접속의 신뢰성을 향상시킬 수 있다.
또한, 상기 제조 방법에서는, 세라믹 적층체에 외부 전극(20a, 20b)의 하지가 되는 Ni 페이스트를 침지법으로 도포하여 소성하였지만, 도 11에 도시한 바와 같이, 세라믹 적층체를 소성한 후, 얻어진 적층 칩의 단부면에 외부 전극(20a, 20b)의 하지가 되는 금속 도전 페이스트를 침지법으로 도포하여 베이킹해도 된다.
또한, 상기 각 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 그것에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의, 다른 전자 부품을 사용해도 된다.
[실시예]
실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 내부 전극층(12)과 외부 전극(20a, 20b)의 전기적 접속에 대하여 조사하였다.
티타늄산바륨 분말에 대하여 첨가물을 첨가하고, 볼밀로 충분히 습식 혼합 분쇄하여 유전체 재료를 얻었다. 티타늄산바륨 분말에 대하여 첨가물을 첨가하고, 볼밀로 충분히 습식 혼합 분쇄하여 마진 재료를 얻었다. 티타늄산바륨 분말에 대하여 첨가물을 첨가하고, 볼밀로 충분히 습식 혼합 분쇄하여 커버 재료를 얻었다.
유전체 재료에 유기 바인더로서 부티랄계, 용제로서 톨루엔, 에틸알코올을 첨가하여 닥터 블레이드법으로 유전체 그린 시트(51)를 제작하였다. 얻어진 유전체 그린 시트(51)에 금속 도전 페이스트의 제1 패턴(52)을 인쇄하였다. 제1 패턴(52)의 두께는, 0.8㎛로 하였다. 제1 패턴(52)을 인쇄한 유전체 그린 시트(51) 상에 제1 패턴(52)을 인쇄하지 않은 유전체 그린 시트(51)를 소정수 적층하고, 그 위에, 제1 패턴(52)의 위치가 교호로 어긋나도록, 제1 패턴(52)이 인쇄된 유전체 그린 시트(51)를 겹쳤다. 이것을 반복하여, 제1 패턴(52)을 16층 적층한 적층 구조를 얻었다.
제1 패턴(52) 사이에 적층하는 유전체 그린 시트(51)의 수를 변화시킴으로써, 커버층(13)의 적층 방향에 있어서의 두께(Tc1, Tc2)에 대한 용량 영역(14)의 적층 방향에 있어서의 두께 Ta의 비율을 변화시켰다. 커버 재료에 유기 바인더로서 부티랄계, 용제로서 톨루엔, 에틸알코올을 첨가하여 닥터 블레이드법으로 커버 시트(54)를 제작하였다. 그 후, 겹친 유전체 그린 시트(51)의 상하에, 커버 시트(54)를 적층하여 열압착하여, 적층체를 작성하였다. 커버 시트(54)의 적층 방향의 두께는, 적층 칩(10)의 적층 방향의 두께가 샘플간에서 동일하게 되도록 조정하였다.
그 후, 소정 칩 치수로 커트한 적층체에, 금속 필러, 유리 성분, 바인더, 및 용제를 포함하는 외부 전극 형성용 도전 페이스트를 도포하고, 건조시키고, 소성을 행함으로써 적층 칩을 제작하였다.
(실시예 1 내지 3)
표 1에 나타내는 바와 같이, 실시예 1에서는, 소성 후의 적층 칩(10)의 적층 방향에 있어서의 두께 T는 110㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 26㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 58㎛였다. 각 내부 전극층(12)의 적층 방향에 있어서의 두께는 0.8㎛이며, 각 유전체층(11)의 적층 방향에 있어서의 두께는 1.0㎛였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws는 50㎛이며, 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 90㎛였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le는 50㎛이며, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는, 265㎛였다.
실시예 2에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 110㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 22㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 66㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
실시예 3에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 110㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 20㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 70㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
(실시예 4 내지 6)
실시예 4에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 65㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 15㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 35㎛였다. 각 내부 전극층(12)의 적층 방향에 있어서의 두께는 0.8㎛이며, 각 유전체층(11)의 적층 방향에 있어서의 두께는 2.0㎛였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
실시예 5에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 64㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 각각 15㎛, 10㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 38㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 4와 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
실시예 6에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 61㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 10㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 41㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 4와 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
(비교예 1)
비교예 1에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 110㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 30㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 50㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
(비교예 2 및 3)
비교예 2에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 60㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 18㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 24㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 4와 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
비교예 3에서는, 적층 칩(10)의 적층 방향에 있어서의 두께 T는 60㎛이며, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2는 20㎛이고, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta는 20㎛였다. 각 내부 전극층(12)의 두께 및 각 유전체층(11)의 두께는 각각, 실시예 4와 동일하였다. 또한, 적층 칩(10)의 2측면의 대향 방향에 있어서의 사이드 마진 영역(16)의 폭 Ws 및 적층 칩(10)의 2측면의 대향 방향에 있어서의 내부 전극층(12)의 폭 Wi는 각각, 실시예 1과 동일하였다. 또한, 적층 칩(10)의 2단부면의 대향 방향에 있어서의 엔드 마진 영역(15)의 길이 Le 및 적층 칩(10)의 2단부면의 대향 방향에 있어서의 내부 전극층(12)의 길이 Li는 각각, 실시예 1과 동일하였다.
Figure pat00001
(접속률)
제작한 적층 세라믹 콘덴서의 칩 중앙부를 단면 연마한 후, SEM 관찰을 행하여, 칩의 단부면의 대향 방향에 있어서의 내부 전극층(12)과 외부 전극(20a, 20b) 사이의 거리 D1을 각 내부 전극층(12)에 대하여 측정하였다. 거리 D1이 1.5㎛ 이하인 경우, 당해 내부 전극층(12)은 외부 전극(20a, 20b)과 전기적으로 접속되어 있다고 판정하고, 내부 전극층(12)의 총수에 대한 외부 전극(20a, 20b)과 접속되어 있는 내부 전극층(12)(내부 전극층(12)과 외부 전극(20a, 20b) 사이의 거리 D1이 1.5㎛ 이하인 내부 전극층(12))의 수의 비율을, 접속률로서 산출하였다.
표 2에 각 결과를 나타낸다. 비교예 1 내지 3에서는 각각, 접속률이 60％, 50％, 30％로 낮았다. 이것은, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta가, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2의 2.2배 미만이었기 때문에, 커버층(13)과 용량 영역(14) 사이의 수축차에 의해, 적층 칩(10)의 단부면이 고르지 않게 되어, 접속률이 저하되었기 때문이라고 생각된다.
한편, 실시예 1 내지 6에서는, 접속률이 80％ 이상이 되었다. 이것은, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta를, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2의 2.2배 이상으로 하였기 때문에, 커버층(13)과 용량 영역(14) 사이의 수축차에 의해 적층 칩(10)의 단부면이 고르지 않게 되는 것을 억제할 수 있었기 때문이라고 생각된다. 이와 같이, 용량 영역(14)의 적층 방향에 있어서의 두께 Ta를, 커버층(13)의 적층 방향에 있어서의 두께 Tc1, Tc2의 2.2배 이상으로 함으로써, 내부 전극층(12)과 외부 전극(20a, 20b) 사이의 전기적 접속의 신뢰성을 향상시킬 수 있음을 알 수 있었다.
Figure pat00002
이상, 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.
10: 적층 칩
11: 유전체층
12: 내부 전극층
13: 커버층
14: 용량 영역
15: 엔드 마진 영역
16: 사이드 마진 영역
20a, 20b: 외부 전극
51: 유전체 그린 시트
52: 제1 패턴
53: 제2 패턴
54: 커버 시트
100: 적층 세라믹 콘덴서

Claims (16)

  1. 세라믹을 주성분으로 하는 유전체층과, 내부 전극층이 교호로 적층되며, 대략 직육면체 형상을 갖고, 적층된 복수의 상기 내부 전극층이 교호로 대향하는 2단부면에 노출되도록 형성된 적층 구조와, 적층 방향에 있어서 상기 적층 구조의 상면 및 하면에 마련된 커버층을 갖는 적층 칩과,
    상기 2단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 1쌍의 외부 전극을 구비하고,
    상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율은, 0.7 이하이고,
    다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께는, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상인 것을 특징으로 하는 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께는, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.3배 이상인 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께는, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 3.0배 이상인 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께는, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 3.5배 이상인 세라믹 전자 부품.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께 10㎛당의 상기 내부 전극층의 적층수가 1층 이상 10층 이하인 것을 특징으로 하는 세라믹 전자 부품.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 내부 전극층의 총수에 대한, 상기 2단부면의 대향 방향에 있어서의 상기 내부 전극층과 상기 외부 전극 사이의 거리가 1.5㎛ 이하인 내부 전극층의 수의 비율이 80％ 이상인 것을 특징으로 하는 세라믹 전자 부품.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 적층 칩의 상기 적층 방향에 있어서의 두께는, 0.110㎜ 이하인 것을 특징으로 하는 세라믹 전자 부품.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 적층 칩의 상기 적층 방향에 있어서의 두께는, 0.06㎜ 이하인 것을 특징으로 하는 세라믹 전자 부품.
  9. 세라믹 유전체층 그린 시트와, 내부 전극층 형성용 도전 페이스트를 교호로 적층하고, 최외층을 커버 시트로 하고, 적층된 복수의 내부 전극층 형성용 도전 페이스트를 교호로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하는 공정과,
    상기 세라믹 적층체의 상기 2단부면으로부터, 상기 세라믹 적층체의 적어도 어느 측면에 걸쳐 금속 페이스트를 도포하는 공정과,
    상기 금속 페이스트와 상기 세라믹 적층체를 소성하여, 유전체층과, 내부 전극층이 교호로 적층되고, 적층된 복수의 상기 내부 전극층이 교호로 상기 2단부면에 노출되도록 형성된 적층 구조와, 상기 적층 구조의 적층 방향의 상면 및 하면에 마련된 커버층을 구비하는 적층 칩과, 상기 2단부면으로부터 상기 적층 칩의 적어도 어느 측면에 걸쳐 형성된 1쌍의 외부 전극을 얻는 공정을 포함하고,
    상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율이 0.7 이하가 되고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  10. 제9항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.3배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 세라믹 전자 부품의 제조 방법.
  11. 제9항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 3.0배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 세라믹 전자 부품의 제조 방법.
  12. 제9항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 3.5배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 세라믹 전자 부품의 제조 방법.
  13. 세라믹 유전체층 그린 시트와, 내부 전극층 형성용 도전 페이스트를 교호로 적층하고, 최외층을 커버 시트로 하고, 적층된 복수의 내부 전극층 형성용 도전 페이스트를 교호로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하는 공정과,
    상기 세라믹 적층체를 소성하여, 유전체층과, 내부 전극층이 교호로 적층되고, 적층된 복수의 상기 내부 전극층이 교호로 상기 2단부면에 노출되도록 형성된 적층 구조와, 상기 적층 구조의 적층 방향의 상면 및 하면에 마련된 커버층을 구비하는 적층 칩을 얻는 공정과,
    상기 적층 칩의 상기 2단부면으로부터, 상기 적층 칩의 적어도 어느 측면에 걸쳐 금속 페이스트를 도포하는 공정과,
    상기 금속 페이스트를 베이킹하여 외부 전극을 형성하는 공정을 포함하고,
    상기 적층 칩의 짧은 변 방향의 폭에 대한 상기 적층 방향에 있어서의 두께의 비율이 0.7 이하가 되고, 다른 외부 전극에 접속된 인접하는 내부 전극층끼리가 대향하는 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.2배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
  14. 제13항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 2.3배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 세라믹 전자 부품의 제조 방법.
  15. 제13항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 3.0배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 세라믹 전자 부품의 제조 방법.
  16. 제13항에 있어서,
    상기 용량 영역의 상기 적층 방향에 있어서의 두께가, 상기 커버층의 적어도 한쪽의 상기 적층 방향에 있어서의 두께의 3.5배 이상이 되도록, 상기 형성하는 공정에 있어서, 인접하는 상기 내부 전극층 형성용 도전 페이스트 사이의 상기 세라믹 유전체층 그린 시트의 두께를 조정하는 세라믹 전자 부품의 제조 방법.
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