JP4385385B2

JP4385385B2 - 積層コンデンサ

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Inventors: 正明富樫
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Filing date: 2006-12-14
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Description

本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減した積層コンデンサに係り、特にデカップリングコンデンサなどとして用いられる積層コンデンサに関する。

近年、ＬＳＩなどの集積回路に供給用の電源においては低電圧化が進む一方で負荷電流は増大している。

従って、負荷電流の急激な変化に対して電源電圧の変動を許容値内に抑えることが非常に困難になっている。このため、図２に示すように、デカップリングコンデンサと呼ばれる例えば２端子構造の積層セラミックコンデンサ１００が電源１０２に接続されるようになっている。そして、負荷電流の過渡的な変動時に、この積層セラミックコンデンサ１００からＣＰＵ等のＬＳＩ１０４に電流を供給して、電源電圧の変動を抑えるようにしている。

しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、負荷電流の変動はより高速且つ大きなものとなり、図２に示す積層セラミックコンデンサ１００自身が有している等価直列インダクタンス（ＥＳＬ）が、電源電圧の変動に大きく影響するようになった。

つまり、従来の積層セラミックコンデンサ１００ではＥＳＬが高いことから、負荷電流ｉの変動に伴って、上記と同様に電流電圧Ｖの変動が大きくなり易かった。

これは、負荷電流の過渡時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源電圧の変動の大きさと関係するからである。そして、この式１から、ＥＳＬの低減が電源電圧を安定化することに繋がるとも言える。

ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ …式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｄｉは電流変動量（Ａ）であり、ｄｔは変動時間（秒）である。

ＥＳＬの低減を図った積層コンデンサとして、下記の特許文献１に示す積層コンデンサが知られている。特許文献１に示す積層コンデンサにおいては、導体層が基板接地面（コンデンサにおいて回路基板に対向する側面）に対して垂直に位置する構造を有する。この積層コンデンサによれば、ＥＳＬを２５０ｐＨ以下に低減することができる。しかしながら、ＣＰＵの動作周波数の一層の高周波数化に伴って、さらにＥＳＬの低減が求められている。また、最近では、ＩＣの動作電圧が１Ｖ程度に低下しているため、電流変動ｄｉ／ｄｔが１０００Ａ／μｓｅｃ程度の条件下では、超電圧ｄＶを±６０ｍＶの範囲内（ＩＣの動作電圧１Ｖのの許容幅±６％以内）としなければならない。したがって、ＥＳＬは、６０ｐＨ以下に低減することが求められている（∵式１より、ＥＳＬ＝ｄＶ／（ｄｉ／ｄｔ）＝６０×１０^−３／１０００／１０^−６＝６０ｐＨ）。

ＥＳＬを低減させた積層コンデンサとしては、多端子積層コンデンサも知られている。この多端子積層コンデンサでは、外部端子電極を多くすることにより、一つの導体層の中で方向が異なる電流の流れを実現することができる。その結果、さらにＥＳＬを低減することが可能である。

しかしながら、多端子コンデンサでは、導体層のパターンを複数用意する必要があったり、外部端子電極の数が多くなり、その製造コストが高くなるという課題を有している。
特開２００４−１４０１８３号公報

本発明は、このような実状に鑑みてなされ、その目的は、多端子電極とすることなく、低製造コストで、ＥＳＬを大幅に低減することができる積層コンデンサを提供することである。

上記目的を達成するために、本発明に係る積層コンデンサは、
複数の誘電体層、第１導体層、および第２導体層が交互に積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体の側面のうち、少なくとも、前記誘電体層、前記第１導体層、および前記第２導体層の積層方向に対して平行な第１側面に形成される第１端子電極と、
前記第１端子電極とは離れて、前記第１側面に形成される第２端子電極と、を有し、
前記第１導体層が、少なくとも前記第１側面に引き出され、前記第１端子電極に接続される第１リード部を有し、
前記第２導体層が、少なくとも前記第１側面に引き出され、前記第２端子電極に接続される第２リード部を有し、
前記積層方向に対して垂直な方向における、前記第１リード部と、前記第２リード部との距離を、「ａ」とし、
複数の前記第１導体層および第２導体層のうち、前記積層方向において前記誘電体素体の両端に位置する導体層の間の距離を、「ｂ」とし、
前記第１側面と前記第１導体層との隙間距離、あるいは前記第１側面と前記第２導体層との隙間距離を、「ｃ」とし、
前記第１導体層および前記第２導体層の総数を、「ｎ」とするとき、
（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５であることを特徴とする。

本願発明に係る積層コンデンサは、前記第１側面に前記第１端子電極、および前記第２端子電極が形成されている場合、前記第１側面を回路基板に対向させるように設置される。

積層コンデンサが、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５を満たす構造を有することによって、積層コンデンサのＥＳＬを６０ｐＨ以下に低減することができる。

本願発明に係る積層コンデンサにおいては、複数の前記第１導体層または前記第２導体層が、電極パターンの相違する２種類以上の導体層を含んでもよい。この場合、前記距離「ａ」、および前記隙間距離「ｃ」は、前記２種類以上の導体層間でそれぞれを平均化して求められる。

好ましくは、前記第１端子電極が、前記誘電体素体の側面のうち、前記第１側面と、該第１側面に対向する第２側面と、前記第１側面および前記第２側面に隣接し、前記誘電体層の前記積層方向に対して平行な第３側面とに跨がって形成され、
前記第２端子電極が、前記誘電体素体の側面のうち、前記第１側面と、前記第２側面と、前記第３側面に対向する第４側面とに跨がって形成され、
前記第１リード部が、前記第１側面、前記第２側面、および前記第３側面に跨がって引き出され、前記第１端子電極に接続され、
前記第２リード部が、前記第１側面、前記第２側面、および前記第４側面に跨って引き出され、前記第２端子電極に接続される。

第１、第２、および第３側面の３つの側面に跨って形成された第１端子電極に対して第１導体層の第１リード部が接続されることによって、第１端子電極と第１導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ全体のＥＳＬを軽減することができる。

第１、第２、および第４側面の３つの側面に跨って形成された第２端子電極に対して第２導体層の第２リード部が接続されることによって、第２端子電極と第２導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ全体のＥＳＬを軽減することができる。

すなわち、本発明に係る積層コンデンサによれば、上述のように、積層コンデンサの大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。

本願発明に係る積層コンデンサにおいては、前記第１側面および前記第２側面に、前記第１端子電極および前記第２端子電極が形成されている場合、前記第１側面または前記第２側面のいずれかを回路基板に対向させるように設置すればよい。つまり、本願発明に係る積層コンデンサにおいては、積層コンデンサの回路基板への実装方向性をなくすことができる。

好ましくは、前記第１リード部には、前記第１側面、前記第２側面、または前記第３側面に沿う位置で、前記第１端子電極とは接続されない第１隙間パターンが形成してある。

好ましくは、前記第２リード部には、前記第１側面、前記第２側面、または前記第４側面に沿う位置で、前記第２端子電極とは接続されない第２隙間パターンが形成してある。

誘電体層、第１導体層、および第２導体層を積層して誘電体素体を形成する際、第１隙間パターン、第２隙間パターンを目印として層間の位置揃えを行うことができ、積層ズレを防止することができる。

なお、本発明においては、第１導体層と第２導体層とは、相対的な概念であり、第１導体層と第２導体層とは逆であっても良い。また、その他の「第１…」および「第２…」に関しても同様である。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は、本発明の第１実施形態に係る積層コンデンサの斜視図、
図２は、本発明の第１実施形態に係る積層セラミックコンデンサが組み込まれる回路図、
図３は、図１に示す積層セラミックコンデンサのＺＸ面方向における断面図であって、誘電体層、第１導体層、および第２導体層の断面図、
図４Ａ、図４Ｂは、それぞれ本発明の第１実施形態に係る積層コンデンサが有する第１導体層および第２導体層を積層方向Ｚから見た平面図、
図５は、図１、図４Ａ、図４Ｂに示す積層セラミックコンデンサをＶ方向に見た断面図であって、ＺＸ面方向における第１リード部および第２リード部の断面図、
図６Ａ，図６Ｂは、本発明の第２実施形態に係る積層コンデンサにおける第１導体層および第２導体層を積層方向Ｚから見た平面図、
図７Ａ，図７Ｂは、本発明の第３実施形態に係る積層コンデンサにおける第１導体層および第２導体層を積層方向Ｚから見た平面図、
図７Ｃ，図７Ｄは、本発明の第３実施形態に係る積層コンデンサにおける誘電体層、第１導体層、および第２導体層の形成・積層工程を示す概略図、
図８Ａ，図８Ｂは、本発明の第４実施形態に係る積層コンデンサにおける第１導体層および第２導体層を積層方向Ｚから見た平面図、
図９は、本発明の第５実施形態に係る積層セラミックコンデンサにおける第１リード部および第２リード部のＺＸ面方向における断面図、
図１０は、本発明の各実施例および各比較例のＥＳＬを表すグラフである。

第１実施形態
本発明の第１実施形態に係る積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０の全体構成について説明する。図１に示すように、積層コンデンサ１０は、誘電体層であるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体状の焼結体である誘電体素体１２を有する。

誘電体素体１２は、第１側面１２Ａと、それに対向する第２側面１２Ｂを有する。また、誘電体素体１２は、第１側面１２Ａおよび第２側面１２Ｂに隣接し、誘電体層の積層方向Ｚに対して平行であり、かつ、互いに対向する第３側面１２Ｃおよび第４側面１２Ｄを有する。また、誘電体素体１２は、積層方向Ｚに対して垂直であって、互いに対向する第５側面１２Ｅおよび第６側面１２Ｆを有する。

本実施形態においては、好ましくは、図１に示すように、誘電体層の積層方向Ｚに対して垂直なＸ方向における第１側面１２Ａおよび第２側面１２Ｂの幅Ｌ０が、誘電体層の積層方向Ｚにおける第１側面１２Ａおよび第２側面１２Ｂの幅の幅Ｗ０より小さい。

すなわち、誘電体層の積層方向Ｚに沿った誘電体素体１２の長さＷ０を、一対の端子電極３１，３２を繋ぐＸ方向に沿った誘電体素体１２の長さＬ０より長くすることによって、積層コンデンサ１０を回路基板に実装する際に、基板の面方向に対して、誘電体層および各導体層を垂直に積層した位置関係で、積層コンデンサを安定的に実装することができる。つまり、回路基板に対して、誘電体層および各導体層が垂直となる構造を実現し易くなる。その結果、電流ループが短くなり、ループインダクタンスを低減することができる。

誘電体素体１２の寸法は特に限定されないが、通常Ｌ０（０．８〜１．２）ｍｍ×Ｗ０（１．６〜２．０）ｍｍ×Ｈ０（０．５〜０．８）ｍｍ程度である。

誘電体素体１２の側面には、第１側面１２Ａ、第２側面１２Ｂ、第３側面１２Ｃ、第５側面１２Ｅ、および第６側面１２Ｆに跨がって、第１端子電極３１が形成される。また、第１側面１２Ａ、第２側面１２Ｂ、第４側面１２Ｄ、第５側面１２Ｅ、および第６側面１２Ｆに跨がって、第２端子電極３２が形成される。なお、第１側面１２Ａ、第２側面１２Ｂ、第５側面１２Ｅ、および第６側面１２Ｆにおいて、第１端子電極３１と、第２端子電極３２とは、完全に分離しており、相互に絶縁されている。

図３に示すように、誘電体素体１２においては、第１導体層２１および第２導体層２２が、積層方向Ｚにおいて互いに重複するように誘電体層１２ａを介して交互に積層され、コンデンサの内部電極回路が形成されている。本実施形態では、誘電体層１２ａに間に挟まれる形で、誘電体素体１２内に各１３枚ずつの第１導体層２１および第２導体層２２が交互に配置されている。なお、これら第１導体層２１および第２導体層２２の材質としては、卑金属材料であるニッケル、ニッケル合金、銅、或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。

図３に示すように、積層セラミックコンデンサ１０は、積層方向Ｚにおいて、誘電体素体１２の両端（第５側面１２Ｅおよび第６側面１２Ｆ）に位置する導体層間の距離（第５側面１２Ｅ側の第１導体層２１ｅと、第６側面１２Ｆ側の第２導体層２２ｆとの距離）は、「ｂ」である。

図４Ａに示すように、第１導体層２１は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４３で離れている第１導体層本体部分２１ａを有する。この第１導体層本体部分２１ａがコンデンサの一方の電極を構成する部分である。第１導体層２１は、この第１導体層本体部分２１ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第１側面１２Ａ，第２側面１２Ｂ，第３側面１２Ｃ）に跨がって引き出される第１リード部２１Ｌをさらに有する。この第１リード部２１Ｌにおいて、第１導体層２１と、第１端子電極３１とが接続されている。

回路基板１５と対向する第１側面１２Ａと、第１導体層２１（第１導体層本体部分２１ａ）との隙間距離（Ｙ方向における距離）は、「ｃ」である。また、第２側面１２Ｂと、第１導体層２１（第１導体層本体部分２１ａ）との隙間距離（Ｙ方向における距離）も、同様に「ｃ」である。

図４Ｂに示すように、第２導体層２２は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４４で離れている第２導体層本体部分２２ａを有する。この第２導体層本体部分２２ａがコンデンサの他方の電極を構成する部分である。第２導体層２２は、この第２導体層本体部分２２ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第１側面１２Ａ，第２側面１２Ｂ，第４側面１２Ｄ）に跨がって引き出される第２リード部２２Ｌをさらに有する。この第２リード部２２Ｌにおいて、第２導体層２２と、第２端子電極３２とが接続されている。

回路基板１５と対向する第１側面１２Ａと、第２導体層２２（第２導体層本体部分２２ａ）との隙間距離（Ｙ方向における距離）は、「ｃ」である。また、第２側面１２Ｂと、第２導体層２２（第２導体層本体部分２２ａ）との隙間距離（Ｙ方向における距離）も、同様に「ｃ」である。

図４Ａの絶縁隙間パターン４３の隙間幅Ｗｓ、あるいは図４Ｂの絶縁隙間４４の隙間幅Ｗｓは、好ましくは１００〜２００μｍ程度である。これらの隙間幅Ｗｓが小さすぎると、第１端子電極３１と第２層体層２２との絶縁性、または第２端子電極３２と第１層体層２１の絶縁性が不十分になるおそれがある。隙間幅Ｗｓが大きすぎると、各導体層の面積を狭め、コンデンサとしての能力を低下させる恐れがある。

図４Ａおよび図４Ｂに示すように、第２導体層２２は、第１導体層２１を、ＸＹ平面において１８０°回転させた形状を有する。すなわち、本実施形態においては、第１導体層２１と第２導体層２２とは、相対的な概念であり、第１導体層２１と第２導体層２２とは逆であっても良い。

図４Ａおよび図４Ｂに示すように、積層セラミックコンデンサ１０の前記第１側面１２Ａに形成された第１端子電極３１、および第２端子電極３２が基板側電極端子１５ａと接続される。すなわち、第１側面１２Ａが回路基板１５と対向する。なお、本実施形態に係る積層コンデンサ１０は、ＸＹ面方向において、１８０°回転しても同様な構造を有する。よって、第２側面１２Ｂに形成された第１端子電極３１、および第２端子電極３２が基板側電極端子１５ａと接続されてもよい。すなわち、第２側面１２Ｂが回路基板１５と対向してもよい。

すなわち、本実施形態においては、第１側面１２Ａおよび第２側面１２Ｂの両面に、第１端子電極３１および第２端子電極３１が形成されているため、積層コンデンサ１０の回路基板１５への実装する際の方向性をなくすことができる。

このようにして、回路基板１５上（図２）に実装された積層コンデンサ１０は、デカップリングコンデンサなどとして用いられる。

図５に示すように、積層方向Ｚに対して垂直なＸ方向における、第１リード部２１Ｌと、第２リード部２２Ｌとの距離は、「ａ」である。

本実施形態においては、積層方向Ｚに対して垂直なＸ方向における第１リード部２１Ｌと第２リード部２２Ｌとの距離「ａ」（図５）と、積層方向Ｚにおいて誘電体素体１２の両端に位置する第１導体層２１ｅと第２導体層２２ｆとの間の距離「ｂ」（図３）と、第１側面１２Ａと第１導体層２１との隙間距離、あるいは第１側面２Ａと第２導体層２２との隙間距離「ｃ」（図４Ａ，４Ｂ）と、第１導体層２１および第２導体層２２の総数「ｎ」（図３ではｎ＝２６）と、の間に、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５の関係式が成立する。

積層コンデンサ１０のＥＳＬを、（ａ＋ｃ）／（ｂ×ｎ）の関数とみなすとき、（ａ＋ｃ）／（ｂ×ｎ）＝０．０３５は変曲点となる。従って、（ａ＋ｃ）／（ｂ×ｎ）の値が、０．０３５以下となると、積層コンデンサのＥＳＬが６０ｐＨ以下に激減する。すなわち、積層コンデンサ１０が、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５を満たす構造を有することによって、積層コンデンサのＥＳＬを６０ｐＨ以下に低減することができる。

積層コンデンサ１０において、距離「ａ」（図５）、あるいは、隙間距離「ｃ」（図４Ａ，４Ｂ）を小さくすることによって、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５とすることができ、積層コンデンサのＥＳＬを６０ｐＨ以下に低減することができる。

積層コンデンサ１０において、距離「ｂ」（図３）、あるいは、導体層の総数「ｎ」（図３）を大きくすることによって、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５とすることができ、積層コンデンサのＥＳＬを６０ｐＨ以下に低減することができる。

本実施形態においては、図４Ａに示すように、第１側面１２Ａ、第２側面１２Ｂ、および第３側面１２Ｃの３つの側面に跨って形成された第１端子電極３１に対して、各第１導体層２１の第１リード部２１Ｌが接続される。その結果、第１端子電極３１と第１導体層２１との間に流れる電流の流路断面積が大きくなり、積層コンデンサ全体１０のＥＳＬを軽減することができる。

本実施形態においては、図４Ｂに示すように、第１側面１２Ａ、第２側面１２Ｂ、および第４側面１２Ｄの３つの側面に跨って形成された第２端子電極３２に対して、各第２導体層２２の第２リード部２２Ｌが接続される。その結果、第２端子電極３２と第２導体層２２との間に流れる電流の流路断面積が大きくなり、積層コンデンサ１０全体のＥＳＬを軽減することができる。

このように、本実施形態に係る積層コンデンサ１０によれば、積層コンデンサ１０の大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。特に、積層コンデンサのＥＳＬを６０ｐＨ以下に低減することによって、電流、電圧の安定化、積層コンデンサの製造に要する部品点数の削減、および低コスト化が可能となる。

第２実施形態
次に、本発明の第２実施形態を説明する。なお、以下では、第１実施形態と第２実施形態とに共通する事項については説明を省略し、両実施形態の相違点についてのみ説明する。

図６Ａに示すように、第１導体層２１は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４３で離れている第１導体層本体部分２１ａを有する。この第１導体層本体部分２１ａがコンデンサの一方の電極を構成する部分である。第１導体層２１は、この第１導体層本体部分２１ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う二つの側面（第１側面１２Ａおよび第３側面１２Ｃ）に跨がって引き出される第１リード部２１Ｌをさらに有する。この第１リード部２１Ｌにおいて、第１導体層２１と、第１端子電極３１とが接続されている。

回路基板１５と対向する第１側面１２Ａと、第１導体層２１（第１導体層本体部分２１ａ）との隙間距離（Ｙ方向における距離）は、「ｃ」である。

図６Ｂに示すように、第２導体層２２は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４４で離れている第２導体層本体部分２２ａを有する。この第２導体層本体部分２２ａがコンデンサの他方の電極を構成する部分である。第２導体層２２は、この第２導体層本体部分２２ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う二つの側面（第１側面１２Ａおよび第４側面１２Ｄ）に跨がって引き出される第２リード部２２Ｌをさらに有する。この第２リード部２２Ｌにおいて、第２導体層２２と、第２端子電極３２とが接続されている。

回路基板１５と対向する第１側面１２Ａと、第２導体層２２（第２導体層本体部分２２ａ）との隙間距離（Ｙ方向における距離）は、「ｃ」である。

本実施形態においては、図６Ａおよび図６Ｂに示すように、第２導体層２２は、第１導体層２１を、Ｙ軸を回転軸として１８０°反転させた形状を有する。すなわち、本実施形態においては、第１導体層２１と第２導体層２２とは、相対的な概念であり、第１導体層２１と第２導体層２２とは逆であっても良い。

また、図６Ａおよび図６Ｂに示すように、積層セラミックコンデンサ１０は、前記第１側面１２Ａに形成された第１端子電極３１、および第２端子電極３２が基板側電極端子１５ａ、１５ｂと接続される。つまり、第１側面１２Ａが、回路基板１５に対向する。

第３実施形態
次に、本発明の第３実施形態を説明する。なお、以下では、第１実施形態と第３実施形態とに共通する事項については説明を省略し、両実施形態の相違点についてのみ説明する。

本実施形態においては、図７Ａに示すように、第１リード部２１Ｌには、第３側面１２Ｃに沿う位置で、第１端子電極３１とは接続されない第１隙間パターン４１が形成してある。

誘電体層１２ａ、第１導体層２１、および第２導体層２２を積層する際、第３側面１２Ｃにおいて、各第１隙間パターン４１を積層方向Ｚに配列させることによって、積層ズレを防止できる。

本実施形態においては、図７Ｂに示すように、第２リード部２２Ｌには、第４側面１２Ｄに沿う位置で、第２端子電極３２とは接続されない第２隙間パターン４２が形成してある。

誘電体層１２ａおよび第２導体層２２を積層する際、第４側面１２Ｄにおいて、各第２隙間パターン４２を積層方向Ｚに配列させることによって、積層ズレを防止できる。

すなわち、本実施形態においては、誘電体層１２ａ、第１導体層２１、および第２導体層２２を積層して誘電体素体１２を形成する際、第１隙間パターン４１、第２隙間パターン４２を目印として層間の位置揃えを行うことができ、積層ズレを防止することができる。

なお、積層コンデンサ１０の製造においては、誘電体層１２ａ，第１隙間パターン４１を有する第１導体層２１，および第２隙間パターン４２を有する第２導体層２２の積層を、次のように行う。

まず、図７Ｃに示すように、完成後の積層コンデンサ１０において誘電体層１２ａとなるグリーンシート１２ｂの表面に、完成後の積層コンデンサ１０において第１導体層２１となる第１電極パターン２１ｐ、および完成後の積層コンデンサ１０において第２導体層２２となる第２電極パターン２２ｐを印刷する。第１電極パターン２１ｐ、第２電極パターン２２ｐには、それぞれ第１隙間パターン４１、第２隙間パターン４２が形成されている。

また、図７Ｄに示すように、完成後の積層コンデンサ１０において誘電体層１２ａとなるグリーンシート１２ｃの表面に、完成後の積層コンデンサ１０において第１導体層２１となる第１電極パターン２１ｐ、および完成後の積層コンデンサ１０において第２導体層２２となる第２電極パターン２２ｐを印刷する。第１電極パターン２１ｐ、第２電極パターン２２ｐには、それぞれ第１隙間パターン４１、第２隙間パターン４２が形成されている。

次に、電極パターン２１ｐ、２２ｐ、隙間パターン４１、４２がそれぞれ形成されたグリーンシート１２ｂと、グリーンシート１２ｃとを、交互に複数積層して、積層体を形成する。この積層体を、隙間パターン４１、４２と交差する切断線Ｓで切断することによって、焼成前の誘電体素体１２が形成される。

このように、隙間パターン４１、４２と目印として、積層体を切断することによって、積層体を正確、均一に切断することができる。

第４実施形態
次に、本発明の第４実施形態を説明する。なお、以下では、第１実施形態および第３実施形態と、第４実施形態とに共通する事項については説明を省略し、第１実施形態および第３実施形態との相違点についてのみ説明する。

本実施形態においては、図８Ａに示すように、第１リード部２１Ｌには、第１側面１２Ａおよび第３側面１２Ｃに沿う位置と、第２側面１２Ｂおよび第３側面１２Ｃに沿う位置と、の２箇所において、第１端子電極３１とは接続されない第１隙間パターン４１が形成してある。

本実施形態においては、図８Ｂに示すように、第２リード部２２Ｌには、第１側面１２Ａおよび第４側面１２Ｄに沿う位置と、第２側面１２Ｂおよび第４側面１２Ｄに沿う位置と、の２箇所において、第２端子電極３２とは接続されない第２隙間パターン４２が形成してある。

第５実施形態
次に、本発明の第５実施形態を説明する。なお、以下では、第５実施形態と第１実施形態と共通する事項については説明を省略し、第１実施形態との相違点についてのみ説明する。

本実施形態においては、図９に示すように、誘電体素体１２が、２つの積層部９０、９２から構成されている。この場合、積層部９０について求めた（ａ＋ｃ）／（ｂ×ｎ）と、積層部９２について求めた（ａ＋ｃ）／（ｂ×ｎ）との平均値を、０．０３５以下とすることによって、積層コンデンサ１０のＥＳＬを６０ｐＨ以下に低減することができる。。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。

例えば、積層コンデンサ１０においては、複数の第１導体層２１または第２導体層２２が、ＸＹ面における電極パターンの相違する２種類以上の導体層をそれぞれ含んでもよい。この場合、距離「ａ」、および隙間距離「ｃ」は、２種類以上の導体層間で平均化して求められる。この場合も上述の実施形態と同様の作用効果を奏することができる。

次に、本発明をさらに具体的な実施例に基づき説明するが、本発明は、この実施例に限定されない。

実施例１
実施例１として、図１に示す第１実施形態に係る２端子型積層コンデンサ１０を作製した。なお、実施例１においては、誘電体素体１２の寸法「Ｌ０×Ｗ０×Ｈ０」、絶縁隙間パターン４３、４４の隙間幅Ｗｓ（図４Ａ，４Ｂ）、積層方向Ｚに対して垂直なＸ方向における第１リード部２１Ｌと第２リード部２２Ｌとの距離「ａ」（図５）、積層方向Ｚにおいて誘電体素体１２の両端に位置する第１導体層２１ｅと第２導体層２２ｆとの間の距離「ｂ」（図３）、第１側面１２Ａと第１導体層２１との隙間距離（第１側面２Ａと第２導体層２２との隙間距離）「ｃ」（図４Ａ，４Ｂ）、第１導体層２１および第２導体層２２の総数「ｎ」（図３）を、表１に示す値とした。これらのパラメータから、（ａ＋ｃ）／（ｂ×ｎ）を算出した。

また、実施例１の積層コンデンサ１０のインピーダンス特性を測定した。測定においては、インピーダンスアナライザを使用して、Ｓパラメータからインピーダンスへ換算し、コンデンサのＥＳＬ（単位ｐＨ）を求めた。なお、このＥＳＬは、２πｆ_ｏ＝１／√（ＥＳＬ・Ｃ）の式より求められるものであり、ｆ_ｏは自己共振周波数で、Ｃは静電容量である。結果を表１に示す。

実施例２〜９、比較例１〜３
各パラメータ「Ｌ０×Ｗ０×Ｈ０」、「Ｗｓ」、「ａ」、「ｂ」、「ｃ」、「ｎ」、（ａ＋ｃ）／（ｂ×ｎ）の値を表１に示す値としたこと以外は、実施例１と同様の構造を有する実施例２〜９、比較例１〜３の各コンデンサを作製した。また、実施例１と同様の方法を用いて、各コンデンサのＥＳＬ（単位ｐＨ）を求めた。結果を表１に示す。

評価
実施例１〜９においては、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５であったため、ＥＳＬが５７ｐＨであった。

一方、比較例１〜３においては、（ａ＋ｃ）／（ｂ×ｎ）＞０．０３５であったため、ＥＳＬが６５ｐＨ以上であった。

実施例１〜９と、比較例１〜３との比較により、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５とすることよって、コンデンサのＥＳＬを低減できることが確認できた。

図１０は、横軸を（ａ＋ｃ）／（ｂ×ｎ）、縦軸をコンデンサのＥＳＬとして、実施例１〜９、比較例１〜３のデータをプロットしたグラフである。

図１０に示すように、（ａ＋ｃ）／（ｂ×ｎ）が小さくなるほど、コンデンサのＥＳＬが減少することが確認された。また、（ａ＋ｃ）／（ｂ×ｎ）＝０．０３５を変曲点として、（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５の領域では、コンデンサのＥＳＬが激減すること（ＥＳＬが６０ｐＨ以下に低減されること）が確認された。

図１は、本発明の第１実施形態に係る積層コンデンサの斜視図である。図２は、本発明の第１実施形態に係る積層セラミックコンデンサが組み込まれる回路図である。図３は、図１に示す積層セラミックコンデンサのＺＸ面方向における断面図であって、誘電体層、第１導体層、および第２導体層の断面図である。図４Ａは、本発明の第１実施形態に係る積層コンデンサが有する第１導体層を積層方向Ｚから見た平面図である。図４Ｂは、本発明の第１実施形態に係る積層コンデンサが有する第２導体層を積層方向Ｚから見た平面図である。図５は、図１、図４Ａ、図４Ｂに示す積層セラミックコンデンサをＶ方向に見た断面図であって、ＺＸ面方向における第１リード部および第２リード部の断面図である。図６Ａは、本発明の第２実施形態に係る積層コンデンサにおける第１導体層を積層方向Ｚから見た平面図である。図６Ｂは、本発明の第２実施形態に係る積層コンデンサにおける第２導体層を積層方向Ｚから見た平面図である。図７Ａは、本発明の第３実施形態に係る積層コンデンサにおける第１導体層を積層方向Ｚから見た平面図である。図７Ｂは、本発明の第３実施形態に係る積層コンデンサにおけるび第２導体層を積層方向Ｚから見た平面図である。図７Ｃは、本発明の第３実施形態に係る積層コンデンサにおける誘電体層、第１導体層、および第２導体層の形成・積層工程を示す概略図である。図７Ｄは、本発明の第３実施形態に係る積層コンデンサにおける誘電体層、第１導体層、および第２導体層の形成・積層工程を示す概略図である。図８Ａは、本発明の第４実施形態に係る積層コンデンサにおける第１導体層を積層方向Ｚから見た平面図である。図８Ｂは、本発明の第４実施形態に係る積層コンデンサにおける第２導体層を積層方向Ｚから見た平面図である。図９は、本発明の第５実施形態に係る積層セラミックコンデンサにおける第１リード部および第２リード部のＺＸ面方向における断面図である。図１０は、本発明の各実施例および各比較例のＥＳＬを表すグラフである。

符号の説明

１０… 積層コンデンサ
１２… 誘電体素体
１２ａ… 誘電体層
１２ｂ，１２ｃ… グリーンシート
１２Ａ… 第１側面
１２Ｂ… 第２側面
１２Ｃ… 第３側面
１２Ｄ… 第４側面
１２Ｅ… 第５側面
１２Ｆ… 第６側面
２１，２１ｅ，２１ｆ… 第１導体層
２１ａ… 第１導体層本体部分
２１Ｌ，２１Ｌｅ，２１Ｌｆ… 第１リード部
２２，２２ｅ，２２ｆ… 第２導体層
２２ａ… 第２導体層本体部分
２２Ｌ，２２Ｌｅ，２２Ｌｆ… 第２リード部
３１… 第１端子電極
３２… 第２端子電極
４１… 第１隙間パターン
４２… 第２隙間パターン
４３，４４… 絶縁隙間パターン

Claims

複数の誘電体層、第１導体層、および第２導体層が交互に積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体の側面のうち、少なくとも、前記誘電体層、前記第１導体層、および前記第２導体層の積層方向に対して平行な第１側面に形成される第１端子電極と、
前記第１端子電極とは離れて、前記第１側面に形成される第２端子電極と、を有し、
前記第１導体層が、少なくとも前記第１側面に引き出され、前記第１端子電極に接続される第１リード部を有し、
前記第２導体層が、少なくとも前記第１側面に引き出され、前記第２端子電極に接続される第２リード部を有し、
前記第１端子電極が、前記誘電体素体の側面のうち、前記第１側面と、該第１側面に対向する第２側面と、前記第１側面および前記第２側面に隣接し、前記誘電体層の前記積層方向に対して平行な第３側面とに跨がって形成され、
前記第２端子電極が、前記誘電体素体の側面のうち、前記第１側面と、前記第２側面と、前記第３側面に対向する第４側面とに跨がって形成され、
前記第１リード部が、相互に隣り合う少なくとも二つの第１側面および第３側面に跨って引き出されて前記第１端子電極に接続され、
前記第２リード部が、相互に隣り合う少なくとも二つの第１側面および第４側面に跨って引き出されて前記第２端子電極に接続され、
前記第１導体層および前記第２導体層が回路基板に垂直に配置され、
前記積層方向に対して垂直な方向における、前記第１リード部と、前記第２リード部との距離を、「ａ」とし、
複数の前記第１導体層および第２導体層のうち、前記積層方向において前記誘電体素体の両端に位置する導体層の間の距離を、「ｂ」とし、
前記第１側面と前記第１導体層との隙間距離、あるいは前記第１側面と前記第２導体層との隙間距離を、「ｃ」とし、
前記第１導体層および前記第２導体層の総数を、「ｎ」とするとき、
（ａ＋ｃ）／（ｂ×ｎ）≦０．０３５であることを特徴とする積層コンデンサ。
複数の前記第１導体層または前記第２導体層が、電極パターンの相違する２種類以上の導体層を含み、前記距離「ａ」、および前記隙間距離「ｃ」は、前記２種類以上の導体層間で平均化して求められることを特徴とする請求項１に記載の積層コンデンサ。
前記第１側面を回路基板に対向させるように設置されることを特徴とする請求項１または２に記載の積層コンデンサ。
前記第１リード部が、前記第１側面、前記第２側面、および前記第３側面に跨がって引き出され、前記第１端子電極に接続され、
前記第２リード部が、前記第１側面、前記第２側面、および前記第４側面に跨って引き出され、前記第２端子電極に接続されることを特徴とする請求項１〜３のいずれかに記載の積層コンデンサ。
前記第１側面または前記第２側面のいずれかを回路基板に対向させるように設置されることを特徴とする請求項４に記載の積層コンデンサ。
前記第１リード部には、前記第１側面、前記第２側面、または前記第３側面に沿う位置で、前記第１端子電極とは接続されない第１隙間パターンが形成してあることを特徴とする請求項１〜５のいずれかに記載の積層コンデンサ。
前記第２リード部には、前記第１側面、前記第２側面、または前記第４側面に沿う位置で、前記第２端子電極とは接続されない第２隙間パターンが形成してあることを特徴とする請求項１〜６のいずれかに記載の積層コンデンサ。