JP2021163834A - セラミック電子部品およびその製造方法 - Google Patents

Abstract

【課題】 クラックが容量領域まで到達するのを抑制できるセラミック電子部品およびその製造方法を提供する。
【解決手段】 セラミック電子部品は、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップを備え、前記カバー層は、多孔質部と、前記多孔質部の周囲を取り囲む周辺領域と、を有し、前記多孔質部におけるポア率は、前記周辺領域の少なくとも一部の領域におけるポア率よりも高く、かつ、１％以上である。
【選択図】 図２

Description

本発明は、セラミック電子部品およびその製造方法に関する。

スマートフォンに代表される高周波通信デバイスにおいて、多機能化が進んでいる。各機能を実現するための回路の電圧変動を抑制するために、積層セラミックコンデンサ等のセラミック電子部品が利用されている（例えば特許文献１）。

特開２０１９−９１９２６号公報

セラミック電子部品は、例えば、内部電極層が誘電体層を挟んで積層された容量領域と、当該容量領域を保護するカバー層と、を有するが、外部からの物理的な衝撃によりカバー層にクラックが発生する場合がある。昨今のセラミック電子部品の高容量化および小型化の要求に伴ってカバー層の薄層化が進んでいるため、外部衝撃によりカバー層に生じたクラックが容量領域に到達してしまい、耐電圧性の悪化を招く場合がある。

本発明は、上記課題に鑑みなされたものであり、クラックが容量領域に到達するのを抑制できるセラミック電子部品およびその製造方法を提供することを目的とする。

本発明に係るセラミック電子部品は、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップを備え、前記カバー層は、多孔質部と、前記多孔質部の周囲を取り囲む周辺領域と、を有し、前記多孔質部におけるポア率は、前記周辺領域の少なくとも一部の領域におけるポア率よりも高く、かつ、１％以上である、ことを特徴とする。

上記セラミック電子部品において、前記多孔質部におけるポア率は、１５％以下であるとしてもよい。

上記セラミック電子部品において、前記積層チップは、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、前記周辺領域は、前記積層方向において前記多孔質部よりも外側にある第１部分と、前記積層方向において前記多孔質部よりも内側にある第２部分と、前記２端面が対向する方向において前記多孔質部を挟む１対の第３部分と、前記積層方向及び前記対向する方向と直交する方向において前記多孔質部を挟む１対の第４部分と、を含み、前記第２部分のポア率は、０〜１％であるとしてもよい。

上記セラミック電子部品において、前記第１部分および前記第３部分におけるポア率は、それぞれ、０〜１％であるとしてもよい。

上記セラミック電子部品において、前記カバー層の前記積層方向における厚みをＴとし、前記第１部分の前記積層方向における厚みをＴ１とし、前記第２部分の前記積層方向における厚みをＴ２とし、前記第３部分の前記対向する方向における厚みをＴ３とした場合に、０．０３≦Ｔ１／Ｔ≦０．３１、０．０３≦Ｔ２／Ｔ≦０．２０、および０．０３≦Ｔ３／Ｔ≦０．３１であるとしてもよい。

本発明に係るセラミック電子部品の製造方法は、セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとすることでセラミック積層体を形成し、前記セラミック積層体を焼成することで積層チップを形成し、前記焼成において、焼成開始から第１時間までの第１平均昇温速度Ｒ１は４００℃／時間以上であり、前記第１時間から第２時間までの第２平均昇温速度Ｒ２は２００００℃／時間以上であり、前記第１平均昇温速度Ｒ１に対する前記第２平均昇温速度Ｒ２の比率（Ｒ２／Ｒ１）は、５０以上である、ことを特徴とする。

本発明によれば、クラックが容量領域に到達するのを抑制できるセラミック電子部品およびその製造方法を提供できる。

図１は、第１実施形態に係る積層セラミックコンデンサの部分断面斜視図である。 図２は、図１のＡ−Ａ線断面図である。 図３は、図１のＢ−Ｂ線断面図である。 図４（Ａ）及び図４（Ｂ）は、クラックの伸展について説明するための図である。 図５（Ａ）は、カバー層の拡大断面図であり、図５（Ｂ）は、カバー層の部分拡大断面図であり、図５（Ｃ）は、図１のＣ−Ｃ線断面図である。 図６は、実施形態に係る積層セラミックコンデンサの製造方法を例示するフローチャートである。 図７（Ａ）及び図７（Ｂ）は、積層工程を例示する図である。 図８は、積層工程を例示する図である。 図９は、積層工程を例示する図である。 図１０は、焼成工程における昇温速度について説明するための図である。

以下、図面を参照しつつ、実施形態について説明する。

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図１のＢ−Ｂ線断面図である。図１〜図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層構造において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。内部電極層１２の平均厚みは、例えば、１μｍ以下である。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ−ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１−ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。誘電体層１１の平均厚みは、例えば、１μｍ以下である。

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該電気容量を生じる領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された隣接する内部電極層１２同士が対向する領域である。

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン領域１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン領域１５である。すなわち、エンドマージン領域１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン領域１５は、電気容量を生じない領域である。

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン領域１６と称する。すなわち、サイドマージン領域１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン領域１６も、電気容量を生じない領域である。

図２に示すように、カバー層１３は、多数の孔（ポア）１３ｃが形成された多孔質部１３ａと、多孔質部１３ａの周囲を取り囲む周辺領域１３ｂと、を有する。

ここで、断面における所定の領域の面積Ａ１に対し、所定の領域に存在する孔の総面積Ａ２の割合をポア率（Ａ２／Ａ１）とすると、多孔質部１３ａのポア率は、周辺領域１３ｂの少なくとも一部の領域におけるポア率よりも高く、かつ、１％以上となっている。多孔質部１３ａが存在するため、カバー層１３は可撓性を有する。このため、外部からカバー層１３に衝撃が加わった場合、衝撃が緩和され、図４（Ａ）に示すように、クラック３０の伸展が抑制され、クラック３０が容量領域１４まで達するのを抑制することができる。一方、カバー層１３が多孔質部１３ａを有さない場合、外部衝撃によってカバー層１３にクラックが発生すると、図４（Ｂ）に示すように、クラック３０が容量領域１４まで達してしまい、耐電圧性の悪化を生じる場合がある。

周辺領域１３ｂは、図５（Ａ）〜図５（Ｃ）に示すように、積層方向において多孔質部１３ａよりも外側にある第１部分Ｐ１と、積層方向において多孔質部１３ａよりも内側にある第２部分Ｐ２と、積層チップ１０の長さ方向（積層チップ１０の２端面（外部電極２０ａ，２０ｂ）が対向する方向）において多孔質部１３ａを挟む１対の第３部分Ｐ３と、積層チップ１０の幅方向（積層チップ１０の２側面が対向する方向）において多孔質部１３ａを挟む１対の第４部分Ｐ４と、を含む。

第１部分Ｐ１のポア率は、多孔質部１３ａのポア率よりも低いことが好ましい。第２部分Ｐ２のポア率は、多孔質部１３ａのポア率よりも低いことが好ましい。第３部分Ｐ３のポア率は、多孔質部１３ａのポア率よりも低いことが好ましい。第４部分Ｐ４のポア率は、多孔質部１３ａのポア率よりも低いことが好ましい。第１部分Ｐ１、第２部分Ｐ２、第３部分Ｐ３、および第４部分Ｐ４の全てのポア率は、多孔質部１３ａのポア率よりも低いことが好ましい。

なお、耐湿度性を確保するため、第２部分Ｐ２のポア率は、０〜１％が好ましい。積層方向において多孔質部１３ａよりも内側にポア率が０〜１％である第２部分Ｐ２が存在することにより、水分が容量領域１４に侵入するのを抑制することができるからである。

また、耐めっき液性を確保するため、第１部分Ｐ１及び第３部分Ｐ３のポア率は０〜１％であることが好ましい。多孔質部１３ａよりも外側にポア率が０〜１％である第１部分Ｐ１及び第３部分Ｐ３が存在することにより、後述するめっき処理工程においてめっきが容量領域１４に侵入することを抑制することができるからである。

なお、多孔質部１３ａのポア率が大きすぎると、周辺領域１３ｂとのポア率の差（粗密差）が大きくなりすぎて、カバー層１３内に構造異常が発生するおそれがある。したがって、多孔質部１３ａのポア率は１５％以下であることが好ましい。

なお、粗密差緩和の観点から、多孔質部１３ａのポア率は、１〜１０％がより好ましく、１〜５％がさらに好ましい。

また、図５（Ｂ）に示すように、積層チップ１０の幅方向及び長さ方向の中央部において積層方向におけるカバー層１３の厚みをＴとし、積層チップ１０の幅方向及び長さ方向の中央部において積層方向における第１部分Ｐ１の最も薄い部分の厚みをＴ１、積層チップ１０の幅方向及び長さ方向の中央部において積層方向における第２部分Ｐ２の最も薄い部分の厚みをＴ２、長さ方向における第３部分Ｐ３の最も薄い部分の厚みをＴ３とすると、０．０３≦Ｔ１／Ｔ≦０．３１、０．０３≦Ｔ２／Ｔ≦０．２０、および０．０３≦Ｔ３／Ｔ≦０．３１とすることが好ましい。カバー層１３に占める第１部分Ｐ１、第２部分Ｐ２及び第３部分Ｐ３の割合が小さすぎると、耐湿度性及び耐めっき液性を確保することが難しいからである。一方、カバー層１３に占める第１部分Ｐ１、第２部分Ｐ２及び第３部分Ｐ３の割合が大きすぎると、カバー層１３全体としての緻密度があがり、カバー層１３の可撓性が低下するため、図４（Ｂ）に示すようにクラック３０が容量領域１４に到達してしまうおそれがあるからである。

なお、耐めっき液性の観点から、０．１０≦Ｔ１／Ｔ≦０．３１が好ましく、０．２０≦Ｔ１／Ｔ≦０．３１がより好ましい。また、耐湿度性の観点から、０．１０≦Ｔ２／Ｔ≦０．２０が好ましく、０．１５≦Ｔ２／Ｔ≦０．２０がより好ましい。さらに、耐めっき液性の観点から、０．１０≦Ｔ３／Ｔ≦０．３１が好ましく、０．２０≦Ｔ３／Ｔ≦０．３１がより好ましい。

なお、多孔質部１３ａ内部での粗密差を生まないために、断面における孔１３ｃの平均直径は、２０μｍ以下が好ましく、１０μｍ以下がより好ましく、１〜５μｍがさらに好ましい。

次に、実施形態に係る積層セラミックコンデンサ１００の製造方法について説明する。図６は、実施形態に係る積層セラミックコンデンサ１００の製造方法を示すフローチャートである。

（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体材料は、誘電体層１１の主成分セラミックを含む。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ_３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ_３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ_３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１の主成分セラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル−ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。

得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ（ジルコニウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｍｇ（マグネシウム）、Ｍｎ（マンガン）、Ｖ（バナジウム）、Ｃｒ（クロム）、希土類元素の酸化物、並びに、Ｃｏ（コバルト）、Ｎｉ、Ｌｉ（リチウム）、Ｂ（ホウ素）、Ｎａ（ナトリウム）、Ｋ（カリウム）およびＳｉ（ケイ素）の酸化物もしくはガラスが挙げられる。

次に、エンドマージン領域１５およびサイドマージン領域１６を形成するためのマージン材料を用意する。マージン材料は、エンドマージン領域１５およびサイドマージン領域１６の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。

次に、カバー層１３を形成するためのカバー材料を用意する。カバー材料は、カバー層１３の主成分セラミックを含む。主成分セラミックとして、例えば、ＢａＴｉＯ_３粉を作製する。ＢａＴｉＯ_３粉は、誘電体材料と同様の手順により作製することができる。得られたＢａＴｉＯ_３粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｚｒ、Ｃａ、Ｓｒ、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、希土類元素の酸化物、並びに、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫおよびＳｉの酸化物もしくはガラスが挙げられる。なお、カバー材料として、上述したマージン材料を用いてもよい。

（積層工程）
次に、原料粉末作製工程で得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。

次に、図７（Ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２を配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。

次に、原料粉末作製工程で得られたマージン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、ロールミルにて混練してマージンペーストを得る。図７（Ａ）で例示するように、誘電体グリーンシート５１上において、第１パターン５２が印刷されていない領域にマージンペーストを印刷することで第２パターン５３を配置し、第１パターン５２との段差を埋める。

その後、図７（Ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を積層していく。例えば、誘電体グリーンシート５１の積層数を１００〜５００層とする。

次に、原料粉末作製工程で得られたカバー材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み１０μｍ以下の帯状のカバーシート５４を塗工して乾燥させる。図８で例示するように、積層された誘電体グリーンシート５１の上下にカバーシート５４を所定数（例えば２〜１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットし、その後に外部電極２０ａ，２０ｂとなる金属導電ペーストを、カットした積層体の両側面にディップ法等で塗布して乾燥させる。これにより、セラミック積層体が得られる。なお、所定数のカバーシート５４を積層して圧着してから、積層された誘電体グリーンシート５１の上下に貼り付けてもよい。

図７（Ａ）〜図８の手法では、誘電体グリーンシート５１のうち第１パターン５２に対応する部分と、第１パターン５２と、が積層された領域が、ＢａＴｉＯ_３粒子を主成分セラミックとするシートと金属導電ペーストのパターンとが交互に積層された積層部分に相当する。誘電体グリーンシート５１のうち第１パターン５２よりも外側にはみ出した部分と、第２パターン５３と、が積層された領域が、積層部分の側面に配置されたサイドマージン領域に相当する。

サイドマージン領域は、上記積層部分の側面に貼り付けまたは塗布してもよい。具体的には、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向の両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、誘電体グリーンシート５１、第１パターン５２および第２パターン５３を所定層数（例えば２００〜５００層）だけ積層する。次に、上下にカバー層１３となるカバーシート５４を積層し、圧着する。その後、得られた積層体を、所定寸法にカットして、内部電極層１２のパターンが１つおきに露出する２端面と、全ての内部電極層１２のパターンが露出する２側面とを有する積層体を形成する。次に、図９に示すように、積層体の側面に、サイドマージンペーストで形成したシート５５を貼り付ける、またはサイドマージンペーストを塗布することで、サイドマージン領域を形成してもよい。サイドマージンペーストには、マージンペーストを用いることができる。サイドマージンペーストのうち、誘電体グリーンシート５１と第１パターン５２とが積層された積層体の側面に形成された部分が、サイドマージン領域に相当する。

（焼成工程）
このようにして得られたセラミック積層体を、Ｎ_２（窒素）雰囲気で脱バインダ処理した後に外部電極２０ａ，２０ｂの下地となるＮｉペーストをディップ法で塗布し、酸素分圧１０^−５〜１０^−８ａｔｍの還元雰囲気中で１１００〜１３００℃で１０分〜２時間焼成する。焼成によって、内部電極層１２の主成分金属（例えばＮｉ）がカバー層１３へと拡散し、第２部分Ｐ２が緻密化する。

さらに、本実施形態では、当該焼成工程における昇温速度を調整することによって、カバー層１３内に多孔質部１３ａと周辺領域１３ｂ（より具体的には、第１部分Ｐ１、第３部分Ｐ３、第４部分Ｐ４）とを形成する。より具体的には、図１０（Ａ）に示すように、焼成開始から時間ｔ１までの第１平均昇温速度Ｒ１（＝（Ｔ１−Ｔｓ）／（ｔ１／６０））を４００℃／時間以上とし、時間ｔ１から時間ｔ２までの第２平均昇温速度Ｒ２（＝（Ｔ２−Ｔ１）／｛（ｔ２−ｔ１）／６０｝）を２００００℃／時間以上とし、第１平均昇温速度Ｒ１に対する第２平均昇温速度Ｒ２の割合（＝Ｒ２／Ｒ１）を５０以上とする。

このように、第１平均昇温速度Ｒ１、第２平均昇温速度Ｒ２、およびその比率（Ｒ２／Ｒ１）を調整することによって、単一の部材（カバー層１３）内に多孔質部１３ａと周辺領域１３ｂとを形成することができる。なお、第２部分Ｐ２の緻密度を向上させるために、例えば、カバー層１３を形成する複数のカバーシート５４のうち、容量領域１４側の一部のカバーシート５４が、内部電極層１２の主成分金属の酸化物を含有するようにしてもよい。

なお、図１０（Ａ）では、焼成開始から時間ｔ１までの期間、および時間ｔ１から時間ｔ２までの期間において、一定速度で昇温しているが、図１０（Ｂ）に示すように、温度は、階段状に昇温してもよい。このようにして、積層セラミックコンデンサ１００が得られる。

（再酸化処理工程）
その後、Ｎ_２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行ってもよい。

（めっき処理工程）
その後、めっき処理により、外部電極２０ａ，２０ｂに、Ｃｕ，Ｎｉ，Ｓｎ等の金属コーティングを行ってもよい。

本実施形態に係る製造方法によれば、セラミック積層体を焼成するときの昇温速度を上記のように調整することで、カバー層１３に、周辺領域１３ｂの第２部分Ｐ２よりもポア率が高い多孔質部１３ａを形成することができる。これにより、外部からの衝撃によりカバー層１３に生じたクラックが容量領域まで達するのを抑制することができる。

なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。

実施形態に係る積層セラミックコンデンサを作製し、信頼性について調べた。

チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してマージン材料を得た。チタン酸バリウム粉末に対して添加物を添加し、ボールミルで十分に湿式混合粉砕してカバー材料を得た。

誘電体材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にて誘電体グリーンシート５１を作製した。得られた誘電体グリーンシート５１に金属導電ペーストの第１パターン５２を印刷した。第１パターン５２の位置が交互にずれるように、第１パターン５２が印刷された誘電体グリーンシート５１を５００枚重ねた。カバー材料に有機バインダとしてブチラール系、溶剤としてトルエン、エチルアルコールを加えてドクターブレード法にてカバーシート５４を作製した。その後、重ねた誘電体グリーンシート５１の上下に、カバーシート５４を積層して熱圧着し、所定チップ寸法にカットした。

その後、金属フィラー、ガラス成分、バインダ、および溶剤を含む外部電極形成用導電ペーストを積層体に塗布し、乾燥させ、焼成を行うことで積層チップを作製した。焼成時の第１平均昇温速度Ｒ１及び第２平均昇温速度Ｒ２を変えることによって、多孔質部１３ａのポア率と周辺領域１３ｂのポア率とを変えた。

（実施例１〜６）
多孔質部１３ａのポア率と、周辺領域１３ｂの第１部分Ｐ１、第２部分Ｐ２及び第３部分Ｐ３のポア率と、を変えた積層セラミックコンデンサ１００をそれぞれ１００個作製した。表１に示すように、実施例１では、多孔質部１３ａのポア率、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率、並びに第２部分Ｐ２のポア率をそれぞれ１．０％、１．０％、および０．７％とし、実施例２では、１．２％、１．１％、および１．０％とし、実施例３では、２．４％、１．４％、および１．２％とし、実施例４では、１．４％、０．２％、および０．２％とし、実施例５では、１５％、０．３％、および０．２％とし、実施例６では、１９％、０．５％、および０．３％とした。また、実施例１〜３では、積層方向におけるカバー層１３の厚みＴを１８０μｍとし、積層方向における第１部分Ｐ１の厚みＴ１を１８μｍとし、積層方向における第２部分Ｐ２の厚みＴ２を２０μｍとし、長さ方向における第３部分Ｐ３の厚みＴ３を１８μｍとした。実施例４〜６では、積層方向におけるカバー層１３の厚みＴを１８０μｍとし、積層方向における第１部分Ｐ１の厚みＴ１を１８μｍとし、積層方向における第２部分Ｐ２の厚みＴ２を１８μｍとし、長さ方向における第３部分Ｐ３の厚みＴ３を１８μｍとした。

（比較例１〜４）
表１に示すように、比較例１及び２では、多孔質部１３ａのポア率をそれぞれ０．３％及び０．６％及とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率をそれぞれ０．２％及び０．６％とし、周辺領域１３ｂの第２部分Ｐ２のポア率をそれぞれ０．２％及び０．３％とし、他の条件は実施例１〜３と同じにした。また、比較例３及び４では、多孔質部１３ａのポア率をそれぞれ０．１％及び０．５％及とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率をそれぞれ０．１％及び０．２％とし、周辺領域１３ｂの第２部分Ｐ２のポア率をそれぞれ０．１％及び０．２％とし、他の条件は実施例４〜６と同じにした。

（衝撃試験）
実施例１〜６及び比較例１〜４のサンプルについて、外部から衝撃を加え、クラックが容量領域へ到達したか否かを確認した。衝撃の深さは、ファインセラミックスの硬さ試験方法の規格であるＪＩＳ Ｒ１６１０により形成したくぼみ部を傷つけることなく断面研磨、観察することにより、容量領域までクラック伸展が到達したかを判断した。

表２に結果を示す。全サンプルに対するクラックが容量領域に到達していないサンプルの割合が０．１未満の場合に、評価結果を「〇」とした。比較例１〜４では、全サンプルに対するクラックが容量領域に到達していたサンプルの割合が０．１以上となった。これは、多孔質部１３ａのポア率が１％未満であったため、カバー層１３が外部からの衝撃を緩和するのに十分な可撓性を有さなかったためだと考えられる。

一方、実施例１〜６では、衝撃試験において、クラックが容量領域に到達したサンプルは生じなかった。これは、実施例１〜６では、多孔質部１３ａのポア率が、周辺領域１３ｂの少なくとも一部の領域におけるポア率よりも高く、かつ、１％以上であったため、カバー層１３が外部からの衝撃を緩和するのに十分な可撓性を有していたためと考えられる。

（耐湿試験）
実施例１〜３のサンプルを５００個作製し、耐湿試験を行った。各サンプルに、相対湿度９５％で１０Ｖの電圧を印加し、５００時間保持し、その後に取り出してＩＲ計で直流抵抗を計測し、１ＭΩ以下となった場合に不良とし、不良となったサンプルの数をカウントした。

表３に結果を示す。表３に示すように、周辺領域１３ｂの第２部分Ｐ２のポア率が１％以下であった実施例１及び２では、不良となるサンプルは発生しなかった。このことから、第２部分Ｐ２のポア率は、１％以下が好ましいことがわかった。

（界面におけるクラック発生調査）
実施例４〜６のサンプルを１００個作製し、多孔質部１３ａと周辺領域１３ｂの第１部分Ｐ１との界面、多孔質部１３ａと第２部分Ｐ２との界面、又は、多孔質部１３ａと第３部分Ｐ３との界面にクラックが発生していないかを確認した。

表４に結果を示す。表４に示すように、実施例４及び５では、多孔質部１３ａと周辺領域１３ｂの第１部分Ｐ１との界面、多孔質部１３ａと第２部分Ｐ２との界面、又は、多孔質部１３ａと第３部分Ｐ３との界面に、クラックは発生しなかった。これは、多孔質部１３ａのポア率が１５％以下であり、多孔質部１３ａのポア率と周辺領域１３ｂとのポア率との差（粗密差）が適切な範囲にあるため、カバー層１３内に構造異常が発生しなかったからだと考えられる。したがって、多孔質部１３ａのポア率は１５％以下が好ましいことがわかった。

（実施例７〜１０）
表５に示すように、多孔質部１３ａのポア率を８％、１０％、１２％、および１４％とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率を０．２％、０．６％、１．０％、及び１．４％とし、周辺領域１３ｂの第２部分Ｐ２のポア率を０．２％、０．２％、０．２％及び０．３％とした積層セラミックコンデンサ１００をそれぞれ５００個作製した。積層方向におけるカバー層１３の厚みは１８０μｍであり、積層方向における第１部分Ｐ１の厚みＴ１は１８μｍであり、積層方向における第２部分Ｐ２の厚みＴ２は２０μｍであり、外部電極２０ａ，２０ｂが対向する方向における第３部分Ｐ３の厚みＴ３は１８μｍである。

（耐めっき液試験）
実施例７〜１０の各サンプル５００個に対して、高温環境で負荷試験を行った。各サンプルに、１０５℃環境で１０Ｖの電圧を印加し、１００時間保持し、その後に取り出してＩＲ計で直流抵抗を計測し、１ＭΩ以下となった場合に不良とし、不良となったサンプルの数をカウントした。

表６に結果を示す。表６に示すように、実施例７〜９では、めっき液の侵入は見られなかった。これは、実施例７〜９では、カバー層１３の最外周に存在する周辺領域１３ｂの第1部分Ｐ１及び第３部分Ｐ３のポア率が１％以下であったため、耐めっき液性が確保されたからだと考えられる。したがって、第1部分Ｐ１及び第３部分Ｐ３のポア率は、それぞれ、１％以下が好ましいことがわかった。

（実施例１１〜１５）
多孔質部１３ａのポア率と、周辺領域１３ｂの第１部分Ｐ１、第２部分Ｐ２及び第３部分Ｐ３のポア率と、積層方向におけるカバー層１３の厚みＴ、第１部分Ｐ１の厚みＴ１、および第２部分Ｐ２の厚みＴ２と、長さ方向における第３部分Ｐ３の厚みＴ３と、を変えた積層セラミックコンデンサ１００をそれぞれ６００個作製した。

表７に示すように、実施例１１では、多孔質部１３ａのポア率を１５％とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率を０．３％とし、周辺領域１３ｂの第２部分Ｐ２のポア率を０．２％とした。また、カバー層１３の厚みＴを１８０μｍとし、第１部分Ｐ１の厚みＴ１を３μｍとし、第２部分Ｐ２の厚みＴ２を２０μｍとし、第３部分Ｐ３の厚みＴ３を３μｍとした。

実施例１２では、多孔質部１３ａのポア率を１２％とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率を０．１％とし、周辺領域１３ｂの第２部分Ｐ２のポア率を０．０６％とした。また、カバー層１３の厚みＴを１８０μｍとし、第１部分Ｐ１の厚みＴ１を６５μｍとし、第２部分Ｐ２の厚みＴ２を３６μｍとし、第３部分Ｐ３の厚みＴ３を６５μｍとした。実施例１３では、多孔質部１３ａのポア率を１５％とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率を０．３％とし、周辺領域１３ｂの第２部分Ｐ２のポア率を０．２％とした。また、カバー層１３の厚みＴを１８０μｍとし、第１部分Ｐ１の厚みＴ１を６μｍとし、第２部分Ｐ２の厚みＴ２を２０μｍとし、長さ方向における第３部分Ｐ３の厚みＴ３を６μｍとした。

実施例１４では、多孔質部１３ａのポア率を１５％とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率を０．３％とし、周辺領域１３ｂの第２部分Ｐ２のポア率を０．２％とした。また、カバー層１３の厚みＴを１８０μｍとし、第１部分Ｐ１の厚みＴ１を１８μｍとし、第２部分Ｐ２の厚みＴ２を２０μｍとし、第３部分Ｐ３の厚みＴ３を１８μｍとした。実施例１５では、多孔質部１３ａのポア率を１４％とし、周辺領域１３ｂの第１部分Ｐ１及び第３部分Ｐ３のポア率を０．２％とし、周辺領域１３ｂの第２部分Ｐ２のポア率を０．１％とした。また、カバー層１３の厚みＴを１８０μｍとし、第１部分Ｐ１の厚みＴ１を５５μｍとし、第２部分Ｐ２の厚みＴ２を３６μｍとし、第３部分Ｐ３の厚みＴ３を５５μｍとした。

（衝撃試験）
実施例１１〜１５それぞれのサンプル１００個に対して、実施例１〜６及び比較例１〜４と同様の条件で衝撃試験を行った。

（耐めっき液試験）
クラックが発生していない実施例１１〜１５のサンプルに対して、上記の実施例７〜１０と同様の条件で、耐めっき液性を調べた。

表８に結果を示す。表８に示すように、カバー層１３の厚みＴに対する第１部分Ｐ１の厚みＴ１の割合（Ｔ１／Ｔ）およびカバー層１３の厚みＴに対する第３部分Ｐ３の厚みＴ３の割合（Ｔ３／Ｔ）が０．０３以上かつ０．３１以下であり、かつ、カバー層１３の厚みＴに対する第２部分Ｐ２の厚みＴ２の割合（Ｔ２／Ｔ）が０．０３以上かつ０．２０以下であった実施例１３〜１５では、クラックの容量領域への到達が確認されず、さらに、めっき液の侵入も確認されなかった。したがって、カバー層１３の厚みＴに対する第１部分Ｐ１の厚みＴ１の割合（Ｔ１／Ｔ）およびカバー層１３の厚みＴに対する第３部分Ｐ３の厚みＴ３の割合（Ｔ３／Ｔ）は０．０３以上かつ０．３１以下であり、かつ、カバー層１３の厚みＴに対する第２部分Ｐ２の厚みＴ２の割合（Ｔ２／Ｔ）が０．０３以上かつ０．２０以下であることが好ましいことがわかった。

第１平均昇温速度Ｒ１及び第２平均昇温速度Ｒ２が、多孔質部１３ａ及び周辺領域１３ｂのポア率に与える影響を調べた。ポア率は、チップ中央部を断面研磨した後、ＳＥＭ観察を行い、視野内の各部（多孔質部１３ａ，第１部分Ｐ１、第２部分Ｐ２、第３部分Ｐ３）において、所定領域の面積と、当該所定領域に存在するポアの面積とを測定して算出した。画像処理ソフトとしては、ＩｍａｇｅＪを用いた。

（実施例１６及び１７）
表９に示すように、実施例１６では、第１平均昇温速度Ｒ１を４００℃／時間とし、第２平均昇温速度Ｒ２を２００００℃／時間とした。昇温速度比（Ｒ２／Ｒ１）は５０である。また、実施例１７では、第１平均昇温速度Ｒ１を４００℃／時間とし、第２平均昇温速度Ｒ２を３００００℃／時間とした。昇温速度比（Ｒ２／Ｒ１）は、７５である。

（比較例５及び６）
比較例５では、第１平均昇温速度Ｒ１を４００℃／時間とし、第２平均昇温速度Ｒ２を１０００℃／時間とした。昇温速度比（Ｒ２／Ｒ１）は２．５である。また、比較例６では、第１平均昇温速度Ｒ１を４００℃／時間とし、第２平均昇温速度Ｒ２を１００００℃／時間とした。昇温速度比（Ｒ２／Ｒ１）は、２５である。

表９に示すように、比較例５では、多孔質部１３ａのポア率を周辺領域１３ｂの第２部分Ｐ２のポア率よりも高くすることができなかった。なお、比較例５では、多孔質部１３ａのポア率と周辺領域１３ｂのポア率が同一であり、多孔質部１３ａを特定できなかったため、カバー層１３の中央部を多孔質部１３ａ、カバー層１３の周縁部を周辺領域１３ｂとしてポア率を測定した。また、比較例６では、多孔質部１３ａのポア率が、クラックの容量領域への到達を抑制できるポア率（１％以上）とならなかった。一方、実施例１６及び１７では、多孔質部１３ａのポア率が周辺領域１３ｂの第２部分Ｐ２のポア率よりも高く、多孔質部１３ａのポア率を１％以上とすることができた。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１３ａ 多孔質部
１３ｂ 周辺領域
１４ 容量領域
１６ サイドマージン領域
２０ａ，２０ｂ 外部電極
１００ 積層セラミックコンデンサ
Ｐ１ 第１部分
Ｐ２ 第２部分
Ｐ３ 第３部分

Claims (6)

1. セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層された積層構造と、前記積層構造の積層方向の上面及び下面に設けられたカバー層と、を備える積層チップを備え、
   前記カバー層は、多孔質部と、前記多孔質部の周囲を取り囲む周辺領域と、を有し、
   前記多孔質部におけるポア率は、前記周辺領域の少なくとも一部の領域におけるポア率よりも高く、かつ、１％以上である、
   ことを特徴とするセラミック電子部品。
2. 前記多孔質部におけるポア率は、１５％以下である、
   ことを特徴とする請求項１に記載のセラミック電子部品。
3. 前記積層チップは、略直方体形状を有し、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、
   前記周辺領域は、前記積層方向において前記多孔質部よりも外側にある第１部分と、前記積層方向において前記多孔質部よりも内側にある第２部分と、前記２端面が対向する方向において前記多孔質部を挟む１対の第３部分と、前記積層方向及び前記対向する方向と直交する方向において前記多孔質部を挟む１対の第４部分と、を含み、
   前記第２部分のポア率は、０〜１％である、
   ことを特徴とする請求項１又は請求項２に記載のセラミック電子部品。
4. 前記第１部分および前記第３部分におけるポア率は、それぞれ、０〜１％である、
   ことを特徴とする請求項３に記載のセラミック電子部品。
5. 前記カバー層の前記積層方向における厚みをＴとし、前記第１部分の前記積層方向における厚みをＴ１とし、前記第２部分の前記積層方向における厚みをＴ２とし、前記第３部分の前記対向する方向における厚みをＴ３とした場合に、
   ０．０３≦Ｔ１／Ｔ≦０．３１、
   ０．０３≦Ｔ２／Ｔ≦０．２０、および
   ０．０３≦Ｔ３／Ｔ≦０．３１である、
   ことを特徴とする請求項３又は請求項４に記載のセラミック電子部品。
6. セラミック誘電体層グリーンシートと、内部電極層形成用導電ペーストと、を交互に積層し、最外層をカバーシートとすることでセラミック積層体を形成し、
   前記セラミック積層体を焼成することで積層チップを形成し、
   前記焼成において、焼成開始から第１時間までの第１平均昇温速度Ｒ１は４００℃／時間以上であり、前記第１時間から第２時間までの第２平均昇温速度Ｒ２は２００００℃／時間以上であり、前記第１平均昇温速度Ｒ１に対する前記第２平均昇温速度Ｒ２の比率（Ｒ２／Ｒ１）は、５０以上である、
   ことを特徴とするセラミック電子部品の製造方法。
   
   
   
   

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