JP2021089940A - セラミック電子部品およびその製造方法 - Google Patents
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Abstract
【課題】信頼性低下を抑制しつつデラミネーションを抑制することができるセラミック電子部品およびその製造方法を提供する。【解決手段】セラミック電子部品は、セラミックを主成分とする複数の誘電体層１１と、複数の第１、第２内部電極層１２ａ、１２ｂと、が積層され、積層された複数の内部電極層が対向する２端面の少なくとも一方に露出するように形成され、略直方体形状を有する積層チップを備える。積層チップの積層方向の略同一箇所において、各誘電体層が積層方向のいずれか一方に凸となる褶曲部が形成され、褶曲部において、２層以上の内部電極層に、２端面が対向する第１方向及び内部電極層の平面内において第１方向と直交する第２方向において欠損する貫通孔１８が、２層以上の内部電極層に形成されている。【選択図】図６
Description
本発明は、セラミック電子部品およびその製造方法に関する。
スマートフォンなどの電子機器の小型化を実現するために、積層セラミックコンデンサなどのセラミック電子部品が用いられている。電子機器にはさらなる小型化が求められているため、セラミック電子部品には小型大容量化が求められている。小型大容量化を満たすため、誘電体層および内部電極層を薄層化することが考えられる。しかしながら、薄層化に伴ってデラミネーションが発生するおそれがある。そこで、内部電極層に開口部を設ける技術が開示されている（例えば、特許文献１〜３参照）。
しかしながら、上記技術では、積層方向の構造が不均一となるため、内部応力のバランスが崩れて一部に応力が集中し、セラミック電子部品の信頼性が低下するおそれがある。
本発明は、上記課題に鑑みなされたものであり、信頼性低下を抑制しつつデラミネーションを抑制することができるセラミック電子部品およびその製造方法を提供することを目的とする。
本発明に係るセラミック電子部品は、セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、積層された複数の前記内部電極層が対向する２端面の少なくとも一方に露出するように形成され、略直方体形状を有する積層チップを備え、前記積層チップの積層方向の略同一箇所において各誘電体層が積層方向のいずれか一方に凸となる褶曲部が形成され、前記褶曲部において、２層以上の前記内部電極層に、前記２端面が対向する第１方向、および前記内部電極層の平面内において前記第１方向と直交する第２方向において欠損する貫通孔が、２層以上の内部電極層に形成されていることを特徴とする。
上記セラミック電子部品において、前記褶曲部の凸側先端方向に向かって、各誘電体層の褶曲が緩くなるように、各誘電体層が褶曲していてもよい。
上記セラミック電子部品における前記第１方向および前記第２方向において、前記貫通孔を挟んで前記褶曲部がなす角度は、１２０°未満としてもよい。
上記セラミック電子部品において、前記褶曲部は、前記積層チップにおいて、１／６の厚さ以上、１／４の厚さ以下の範囲で形成されていてもよい。
上記セラミック電子部品において、前記褶曲部は、前記積層チップの積層方向の両端の１／５の厚さ範囲の少なくとも一部に形成されていてもよい。
上記セラミック電子部品において、前記褶曲部は、前記積層チップを積層方向の上面または下面から見た場合に、外周部の１／５の幅の範囲内に形成されていてもよい。
上記セラミック電子部品において、前記褶曲部は、前記積層チップにおいて、前記第１方向に５等分した場合に、両端の１／５の幅の範囲内の少なくとも一部に形成されていてもよい。
上記セラミック電子部品において、前記褶曲部は、前記積層チップを積層方向において５等分した場合に、中央の３／５の厚さ範囲内の少なくとも一部に形成されていてもよい。
本発明に係るセラミック電子部品の製造方法は、主成分セラミック粒子を含むグリーンシート上に、金属導電ペーストのパターンを印刷する第１工程と、前記第１工程によって得られた積層単位を複数積層してセラミック積層体を得る第２工程と、前記第２工程で得られたセラミック積層体に対して、積層方向に圧着する第３工程と、前記第３工程で得られたセラミック積層体を焼成する第４工程と、を含み、前記第１工程において複数の前記積層単位の前記パターンの所定位置にピンホールを形成しておくことで、前記第３工程において、積層方向の同一箇所に、２つ以上の前記積層単位に積層方向のいずれか一方に凸となる褶曲部を形成することを特徴とする。
上記セラミック電子部品の製造方法における前記第２工程において、前記積層単位を、前記パターンの配置位置がずれるように複数積層してセラミック積層体を得て、前記パターンを前記セラミック積層体の２端面の少なくとも一方に露出させることで、積層方向の同一箇所に、１層おきに前記ピンホールを位置させてもよい。
本発明によれば、信頼性低下を抑制しつつデラミネーションを抑制することができるセラミック電子部品およびその製造方法を提供することができる。
以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
まず、積層セラミックコンデンサの概要について説明する。図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図１のＢ−Ｂ線断面図である。図１〜図３で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。
まず、積層セラミックコンデンサの概要について説明する。図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図１のＢ−Ｂ線断面図である。図１〜図３で例示するように、積層セラミックコンデンサ１００は、直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。
なお、図１において、Ｘ軸方向（第１方向）は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向である。Ｙ軸方向（第２方向）は、内部電極層１２の幅方向である。Ｚ軸方向は、積層方向である。Ｘ軸方向と、Ｙ軸方向と、Ｚ軸方向とは、互いに直交している。Ａ−Ａ線断面は、Ｘ軸およびＺ軸に平行な断面である。Ｂ−Ｂ線断面は、Ｙ軸およびＺ軸に平行な断面である。
積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。その結果、積層セラミックコンデンサ１００は、複数の誘電体層１１が内部電極層１２を介して積層された構成を有する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。
積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５±０．０２ｍｍ、幅０．１２５±０．０２ｍｍ、高さ０．１２５±０．０２ｍｍであり、または長さ０．４±０．０２ｍｍ、幅０．２±０．０２ｍｍ、高さ０．２±０．０２ｍｍ、または長さ０．６±０．０３ｍｍ、幅０．３±０．０３ｍｍ、高さ０．３±０．０３ｍｍであり、または長さ１．０＋０．１５／−０．０５ｍｍ、幅０．５＋０．１５／−０．０５ｍｍ、高さ０．５＋０．１５／−０．０５ｍｍであり、または長さ３．２±０．２０ｍｍ、幅１．６±０．１５ｍｍ、高さ１．６±０．１５ｍｍであり、または長さ４．５±０．４０ｍｍ、幅３．２±０．３０ｍｍ、高さ２．５±０．２０ｍｍであるが、これらのサイズに限定されるものではない。なお、「＋０．１５／−０．０５ｍｍ」は、＋０．１５ｍｍから−０．０５ｍｍまでの範囲を意味する。
内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ１-ｘ−ｙＣａｘＳｒｙＴｉ１−ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。
図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された２つの隣接する内部電極層１２が対向する領域である。
外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン領域１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン領域１５である。すなわち、エンドマージン領域１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン領域１５は、容量を生じない領域である。
図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン領域１６と称する。すなわち、サイドマージン領域１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。
図４（ａ）は、サイドマージン領域１６の断面の拡大図である。サイドマージン領域１６は、誘電体層１１と逆パターン層１７とが、容量領域１４における誘電体層１１と内部電極層１２との積層方向において交互に積層された構造を有する。容量領域１４の各誘電体層１１とサイドマージン領域１６の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とサイドマージン領域１６との段差が抑制される。
図４（ｂ）は、エンドマージン領域１５の断面の拡大図である。サイドマージン領域１６との比較において、エンドマージン領域１５では、積層される複数の内部電極層１２のうち、１つおきにエンドマージン領域１５の端面まで内部電極層１２が延在する。また、内部電極層１２がエンドマージン領域１５の端面まで延在する層では、逆パターン層１７が積層されていない。容量領域１４の各誘電体層１１とエンドマージン領域１５の各誘電体層１１とは、互いに連続する層である。この構成によれば、容量領域１４とエンドマージン領域１５との段差が抑制される。
積層セラミックコンデンサ１００には、小型大容量化が求められている。小型大容量化を満たすために、誘電体層１１および内部電極層１２を薄層化することが考えられる。しかしながら、薄層化に伴ってデラミネーションが発生するおそれがある。そこで、内部電極層１２に開口部を設けてデラミネーションを抑制することが考えられる。しかしながら、開口部の位置によっては積層方向の構造が不均一となるため、内部応力のバランスが崩れて一部に応力が集中し、信頼性が低下するおそれがある。そこで、本実施形態に係る積層セラミックコンデンサ１００は、デラミネーションを抑制しつつ信頼性低下を抑制することができる構造を有している。
図５は、内部電極層１２の平面図である。図５で例示するように、内部電極層１２には、１以上の貫通孔１８が形成されている。貫通孔１８は、内部電極層１２の一部が欠損した欠損部のことである。貫通孔１８の形状は、特に限定されない。例えば、貫通孔１８の形状は、平面視において、円形状、楕円形状、円と円とが繋がった形状などである。貫通孔１８は、Ｘ軸方向およびＹ軸方向のいずれにおいても内部電極層１２の端よりも内側に形成され、Ｘ軸方向およびＹ軸方向において欠損している。したがって、貫通孔１８は、Ｘ軸方向およびＹ軸方向のいずれにおいても、内部電極層１２の端までは延在していない。
図６（ａ）および図６（ｂ）は、容量領域１４において、誘電体層１１と内部電極層１２との積層構造の一部を例示する断面図である。図６（ａ）の断面は、図１のＡ−Ａ線断面の一部拡大図である。図６（ｂ）の断面は、図１のＢ−Ｂ線断面の一部拡大図である。図６（ａ）および図６（ｂ）は、Ａ−Ａ線とＢ−Ｂ線との交点部分を含む。また、図６（ａ）および図６（ｂ）は、同一の積層箇所の断面図である。
図６（ａ）および図６（ｂ）において、図１の外部電極２０ａに接続される内部電極層１２を第１内部電極層１２ａと称し、図１の外部電極２０ｂに接続される内部電極層１２を第２内部電極層１２ｂと称する。図６（ａ）および図６（ｂ）で例示するように、第１内部電極層１２ａと、誘電体層１１と、第２内部電極層１２ｂとが積層された積層構造における積層方向の略同一箇所において、各第２内部電極層１２ｂには貫通孔１８が形成されず、各第１内部電極層１２ａに貫通孔１８が形成されている。
この構成では、２以上の貫通孔１８が積層方向の略同一箇所に形成される領域において、各誘電体層１１が積層方向のいずれか一方に凸となる褶曲部が形成される。図６（ａ）および図６（ｂ）の例では、積層方向の下側に向かって凸の褶曲部が形成されている。褶曲部においては、第１内部電極層１２ａおよび第２内部電極層１２ｂも、誘電体層１１の褶曲に沿って褶曲している。なお褶曲部は、図６において第２内部電極層１２ｂと誘電体層１１とが接する線の形状によって特定される。
褶曲部が形成されることで、アンカー効果が働き、デラミネーション抑制の効果が得られる。２層以上の内部電極層で貫通孔１８が形成されることで、褶曲部が積層方向において連続して形成される（すなわち複数層に形成される）。それにより、複数層にわたってデラミネーション抑制の効果が得られる。また、褶曲部という積層方向の略同一箇所において複数の貫通孔１８が形成されることから、積層方向の構造の不均一さが抑制される。それにより、応力の集中が抑制され、信頼性低下が抑制される。以上のことから、デラミネーションを抑制しつつ信頼性低下を抑制することができる。また、褶曲部および貫通孔１８で振動方向が一様ではなくなるため、共振が抑制され、音鳴きが抑制される。
図６（ａ）および図６（ｂ）で例示するように、図６の下方向すなわち褶曲部の凸側先端方向に向かって、各誘電体層１１の褶曲が緩くなるように（曲率半径が大きくなるように）、各誘電体層１１が褶曲していることが好ましい。このような形状によって、電極部によって生じる応力が一様で直線的ではなくなるので応力集中が緩和され、褶曲部全体の最大応力を低減することができるからである。
図７（ａ）は、貫通孔１８の詳細を例示する断面図である。図７（ａ）で例示するように、例えば、貫通孔１８は、Ａ−Ａ線断面およびＢ−Ｂ線断面において、褶曲部の平面方向の長さＤ１の１／２以上の長さＤ２を有する欠損部のことである。褶曲部は、図７（ａ）のＤ１で特定されるように誘電体層１１の一方の端の変曲点から他方の端の変曲点までの領域のことである。貫通孔１８は、褶曲部の最も凹んだ（最も突出した）箇所に位置する。貫通孔１８の径は、Ａ−Ａ線断面およびＢ−Ｂ線断面において、例えば１０μｍ〜１００μｍである。褶曲部の最も凹んだ箇所では内部電極層の曲率半径が最も小さくなるため、焼成工程での誘電体層１１と内部電極層１２との熱膨張係数の差異による収縮歪みにより、該当箇所で局部的に大きな応力が集中するため内部応力は褶曲部の最も凹んだ（最も突出した）部分に応力が集中しやすいが、当該部分に貫通孔１８が形成されることで当該褶曲部の応力を緩和することができる。
図７（ｂ）は、貫通孔１８を挟んで褶曲部がなす角度を例示する断面図である。図７（ｂ）で例示するように、Ｘ軸方向およびＹ軸方向において貫通孔１８を挟んで褶曲部がなす角度θとは、内部電極層１２の欠損部分の延長線同士がなす角度のことである。この角度θは１８０°が最大値となるが、角度θが大きすぎると、積層セラミックコンデンサ１００に高周波信号を印加した場合に、誘電体層１１が同じＺ軸方向に一様に振動しやすいため共振が生じやすくなる。したがって、角度θは、小さい方が好ましい。例えば、角度θは、１２０°未満であることが好ましく、９０℃未満であることがより好ましい。
積層チップ１０において、褶曲部が積層方向の全体にわたって形成されていると、褶曲部に沿って積層チップ１０の全体を貫通するクラックにより絶縁信頼性を悪低化させるとった不具合が生じるおそれがある。したがって、褶曲部は、積層チップ１０において、積層方向の一部に形成されていることが好ましい。例えば、褶曲部は、積層チップ１０において、１／４の厚さ以下の範囲で形成されていることが好ましい。一方で、積層チップ１０の積層方向において、褶曲部の範囲が狭すぎると、内部応力十分に抑制できないおそれがある。そこで、褶曲部は、積層チップ１０の積層方向において、所定の範囲以上の厚さを有していることが好ましい。例えば、褶曲部は、積層チップ１０において、１／６の厚さ以下の範囲で形成されていることが好ましい。
積層チップ１０において、焼成工程で生じる応力によるデラミネーションは積層方向の両端部分に発生しやすいので、該部に褶曲部が形成されていると、効率的にデラミネーションが抑制される。したがって、褶曲部は、積層チップ１０において、積層方向の両端部分に形成されていることが好ましい。例えば、図８（ａ）で例示するように、褶曲部は、積層チップ１０を積層方向において５等分した場合に、両端の１／５の厚さ範囲の少なくとも一部に形成されていることが好ましい。なお、図８（ａ）では、積層チップ１０内の構造を省略してある。
次に、積層チップ１０において、焼成工程で生じる応力によるデラミネーションは、積層チップ１０を上面から見た場合に外周部分に発生しやすいので、該部に褶曲部が形成されていると、効率的にデラミネーションが抑制される。したがって、褶曲部は、図８（ｂ）で例示するように、積層チップ１０を上面から見た場合に、外周部の１／５の幅の範囲内に褶曲部が形成されていることが好ましい。
次に、外部電極同士が対向する方向の両端部分は、外部電極から積層チップ１０にかかる応力によりデラミネーションが発生しやすいので、該部に褶曲部が形成されていると、効率的にデラミネーションが抑制される。したがって、褶曲部は、図９（ａ）で例示するように、積層チップ１０において、Ｘ軸方向において５等分した場合に、両端の１／５の幅の範囲内の少なくとも一部に形成されていることが好ましい。
次に、積層チップ１０において、積層方向の中央部分に褶曲部が形成されていると、音鳴き共振の振動が積層チップ１０の中央部分で緩和されるので、効率的に音鳴き緩和の効果が得られる。したがって、褶曲部は、積層チップ１０において、積層方向の中央部分に形成されていることが好ましい。例えば、図９（ｂ）で例示するように、褶曲部は、積層チップ１０を積層方向において５等分した場合に、中央の３／５の厚さ範囲内の少なくとも一部に形成されていることが好ましく、最も中央の１／５の厚さの範囲内の少なくとも一部に形成されていることが好ましい。
なお、図６（ａ）および図６（ｂ）の例では、第１内部電極層１２ａに貫通孔１８が形成されていたが、それに限られない。例えば、第１内部電極層１２ａと、誘電体層１１と、第２内部電極層１２ｂとが積層された積層構造における積層方向の略同一箇所において、各第１内部電極層１２ａには貫通孔１８が形成されず、各第２内部電極層１２ｂに貫通孔１８が形成されていてもよい。
または、褶曲部において、各第１内部電極層１２ａについて、１層おき、２層おきなどの数層おきに貫通孔１８が形成されていてもよい。または、褶曲部において、各第２内部電極層１２ｂについて、１層おき、２層おきなどの数層おきに貫通孔１８が形成されていてもよい。
または、褶曲部において、少なくとも２層以上の内部電極層に、貫通孔１８が形成されていてもよい。例えば、褶曲部において、貫通孔１８は、第１内部電極層１２ａおよび第２内部電極層１２ｂの両方に形成されていてもよい。２つの貫通孔１８は、積層方向において１層の誘電体層１１を介して隣接していてもよい。
図６（ａ）および図６（ｂ）の例では、第１内部電極層１２ａと第２内部電極層１２ｂとが対向する容量領域１４に褶曲部が形成されていたが、それに限られない。例えば、エンドマージン領域１５に褶曲部が形成されていてもよい。エンドマージン領域１５では、第１内部電極層１２ａまたは第２内部電極層１２ｂのいずれかだけ含まれるため、第１内部電極層１２ａまたは第２内部電極層１２ｂのいずれかだけに貫通孔１８が形成されることになる。
続いて、積層セラミックコンデンサ１００の製造方法について説明する。図１０は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
（原料粉末作製工程）
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１を構成するセラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル−ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
まず、誘電体層１１を形成するための誘電体材料を用意する。誘電体層１１に含まれるＡサイト元素およびＢサイト元素は、通常はＡＢＯ３の粒子の焼結体の形で誘電体層１１に含まれる。例えば、ＢａＴｉＯ３は、ペロブスカイト構造を有する正方晶化合物であって、高い誘電率を示す。このＢａＴｉＯ３は、一般的に、二酸化チタンなどのチタン原料と炭酸バリウムなどのバリウム原料とを反応させてチタン酸バリウムを合成することで得ることができる。誘電体層１１を構成するセラミックの合成方法としては、従来種々の方法が知られており、例えば固相法、ゾル−ゲル法、水熱法等が知られている。本実施形態においては、これらのいずれも採用することができる。
得られたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム）、Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホルミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ（ホウ素），Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉ（シリコン）の酸化物もしくはガラスが挙げられる。
本実施形態においては、好ましくは、まず誘電体層１１を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０〜１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。
次に、エンドマージン領域１５およびサイドマージン領域１６を形成するための逆パターン材料を用意する。上記の誘電体材料の作製工程と同様の工程により得られたチタン酸バリウムのセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ，Ｍｎ，Ｖ，Ｃｒ，希土類元素(Ｙ,Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ,Ｈｏ,Ｅｒ，ＴｍおよびＹｂ)の酸化物、並びに、Ｃｏ，Ｎｉ，Ｌｉ，Ｂ，Ｎａ，ＫおよびＳｉの酸化物もしくはガラスが挙げられる。
本実施形態においては、好ましくは、まずエンドマージン領域１５およびサイドマージン領域１６を構成するセラミックの粒子に添加化合物を含む化合物を混合して８２０〜１１５０℃で仮焼を行う。続いて、得られたセラミック粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック粉末を調製する。例えば、上記のようにして得られたセラミック粉末について、必要に応じて粉砕処理して粒径を調節し、あるいは分級処理と組み合わせることで粒径を整えてもよい。
（印刷工程）
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。
次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシート５１を塗工して乾燥させる。
次に、図１１（ａ）で例示するように、誘電体グリーンシート５１の表面に、有機バインダを含む内部電極形成用の金属導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層用の第１パターン５２を配置する。金属導電ペーストには、共材としてセラミック粒子を添加する。セラミック粒子の主成分は、特に限定するものではないが、誘電体層１１の主成分セラミックと同じであることが好ましい。
金属導電ペーストを印刷する際に、ピンホール６０を生じさせる。印刷の過程で生じるピンホール６０は、同一箇所に位置することになる。例えば、スクリーン印刷において、スクリーンのメッシュの交差部を中心に目止めをして金属導電ペーストが通過しないようにすることで、スクリーン印刷後の該部にピンホール６０を生じさせる。図１１（ａ）の例では、第１パターン５２の複数箇所にピンホール６０が生じている。
次に、逆パターン材料に、エチルセルロース系等のバインダと、ターピネオール系等の有機溶剤とを加え、混練して逆パターン層用の逆パターンペーストを得る。誘電体グリーンシート５１上において、第１パターン５２が印刷されていない周辺領域に逆パターンペーストを印刷することで第２パターン５３を配置し、第１パターン５２との段差を埋める。これらの誘電体グリーンシート５１、第１パターン５２および第２パターン５３が、第１積層単位である。
（積層工程）
その後、基材から剥離した状態で、図１１（ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、積層単位を交互に積層する。
その後、基材から剥離した状態で、図１１（ｂ）で例示するように、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極２０ａ，２０ｂに交互に引き出されるように、積層単位を交互に積層する。
この場合、積層されている第１パターン５２において、ピンホール６０の位置が交互にシフトすることになる。それにより、積層方向における同一箇所において、ピンホール６０が形成された第１パターン５２と、ピンホール６０が形成されていない第１パターン５２とが交互に積層されることになる。例えば、合計の積層数を１００〜５００層とする。その後、積層した誘電体グリーンシート５１の積層体の上下にカバー層１３となるカバーシートを圧着することで、セラミック積層体を得る。圧着の過程で、図６（ａ）および図６（ｂ）で例示した褶曲部が生じることになる。なお、圧着時に積層シートに接する材料を弾性変形しやすいシリコンゴムとすれば褶曲部は形成されやすくその角度も小さくなりやすい。またほとんど弾性変形しないステンレス定盤で圧着すれば褶曲部の角度は大きくなりやすい。圧着時に積層シートに接する材料の一方をシリコンゴムとし、他方の材料をステンレス定盤としてもよい。またこのような圧着は積層の途中で複数回おこなうことが好ましい。
（焼成工程）
このようにして得られたセラミック積層体を、酸素分圧１０−５〜１０−８ａｔｍの還元雰囲気中で１１００〜１３００℃で１０分〜２時間焼成することで、各化合物が焼結して粒成長する。このようにして、積層チップ１０が得られる。
このようにして得られたセラミック積層体を、酸素分圧１０−５〜１０−８ａｔｍの還元雰囲気中で１１００〜１３００℃で１０分〜２時間焼成することで、各化合物が焼結して粒成長する。このようにして、積層チップ１０が得られる。
（再酸化処理工程）
その後、Ｎ２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行ってもよい。
その後、Ｎ２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行ってもよい。
（外部電極形成工程）
次に、積層チップ１０に外部電極２０ａ，２０ｂを形成する。例えば、スパッタリングなどの物理蒸着（ＰＶＤ）や、化学蒸着（ＣＶＤ）などによって、積層チップ１０の２端面に下地層を形成する。または、金属フィラー、ガラスフリット、バインダ、および溶剤を含む外部電極形成用の金属導電ペーストを積層チップ１０の２端面に塗布して焼き付けることで、下地層を形成してもよい。または、焼成前のセラミック積層体の２端面に外部電極形成用の金属導電ペーストを付着させてセラミック積層体と同時焼成することで、下地層を形成してもよい。下地層の形成後、めっき処理により、下地層に、各種のめっき層を形成する。
次に、積層チップ１０に外部電極２０ａ，２０ｂを形成する。例えば、スパッタリングなどの物理蒸着（ＰＶＤ）や、化学蒸着（ＣＶＤ）などによって、積層チップ１０の２端面に下地層を形成する。または、金属フィラー、ガラスフリット、バインダ、および溶剤を含む外部電極形成用の金属導電ペーストを積層チップ１０の２端面に塗布して焼き付けることで、下地層を形成してもよい。または、焼成前のセラミック積層体の２端面に外部電極形成用の金属導電ペーストを付着させてセラミック積層体と同時焼成することで、下地層を形成してもよい。下地層の形成後、めっき処理により、下地層に、各種のめっき層を形成する。
本実施形態に係る製造方法によれば、ピンホール６０を形成することで、褶曲部を形成することができる。褶曲部が形成されることで、アンカー効果が働き、デラミネーション抑制の効果が得られる。また、褶曲部において、内部電極層の１層おきに貫通孔１８を形成できるようになる。この場合、褶曲部という積層方向の略同一箇所において複数の貫通孔１８が形成されることから、積層方向の構造の不均一さが抑制される。それにより、応力の集中が抑制され、信頼性低下が抑制される。以上のことから、デラミネーションを抑制しつつ信頼性低下を抑制することができる。
ピンホール６０の位置および数を調整することにより、褶曲部において、２層以上の内部電極層に、貫通孔１８を形成することができる。
なお、上記各実施形態においては、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、バリスタやサーミスタなどの、他の電子部品を用いてもよい。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン領域
１６ サイドマージン領域
１７ 逆パターン層
１８ 貫通孔
２０ａ，２０ｂ 外部電極
５１ 誘電体グリーンシート
５２ 第１パターン
５３ 第２パターン
１００ 積層セラミックコンデンサ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン領域
１６ サイドマージン領域
１７ 逆パターン層
１８ 貫通孔
２０ａ，２０ｂ 外部電極
５１ 誘電体グリーンシート
５２ 第１パターン
５３ 第２パターン
１００ 積層セラミックコンデンサ
Claims (10)
- セラミックを主成分とする複数の誘電体層と、複数の内部電極層と、が積層され、積層された複数の前記内部電極層が対向する２端面の少なくとも一方に露出するように形成され、略直方体形状を有する積層チップを備え、
前記積層チップの積層方向の略同一箇所において各誘電体層が積層方向のいずれか一方に凸となる褶曲部が形成され、
前記褶曲部において、２層以上の前記内部電極層に、前記２端面が対向する第１方向、および前記内部電極層の平面内において前記第１方向と直交する第２方向において欠損する貫通孔が、２層以上の内部電極層に形成されていることを特徴とするセラミック電子部品。 - 前記褶曲部の凸側先端方向に向かって、各誘電体層の褶曲が緩くなるように、各誘電体層が褶曲していることを特徴とする請求項１記載のセラミック電子部品。
- 前記第１方向および前記第２方向において、前記貫通孔を挟んで前記褶曲部がなす角度は、１２０°未満であることを特徴とする請求項１または２に記載のセラミック電子部品。
- 前記褶曲部は、前記積層チップにおいて、１／６の厚さ以上、１／４の厚さ以下の範囲で形成されていることを特徴とする請求項１〜３のいずれか一項に記載のセラミック電子部品。
- 前記褶曲部は、前記積層チップの積層方向の両端の１／５の厚さ範囲の少なくとも一部に形成されていることを特徴とする請求項１〜４のいずれか一項に記載のセラミック電子部品。
- 前記褶曲部は、前記積層チップを積層方向の上面または下面から見た場合に、外周部の１／５の幅の範囲内に形成されていることを特徴とする請求項１〜５のいずれか一項に記載のセラミック電子部品。
- 前記褶曲部は、前記積層チップにおいて、前記第１方向に５等分した場合に、両端の１／５の幅の範囲内の少なくとも一部に形成されていることを特徴とする請求項１〜６のいずれか一項に記載のセラミック電子部品。
- 前記褶曲部は、前記積層チップを積層方向において５等分した場合に、中央の３／５の厚さ範囲内の少なくとも一部に形成されていることを特徴とする請求項１〜７のいずれか一項に記載のセラミック電子部品。
- 主成分セラミック粒子を含むグリーンシート上に、金属導電ペーストのパターンを印刷する第１工程と、
前記第１工程によって得られた積層単位を複数積層してセラミック積層体を得る第２工程と、
前記第２工程で得られたセラミック積層体に対して、積層方向に圧着する第３工程と、
前記第３工程で得られたセラミック積層体を焼成する第４工程と、を含み、
前記第１工程において複数の前記積層単位の前記パターンの所定位置にピンホールを形成しておくことで、前記第３工程において、積層方向の同一箇所に、２つ以上の前記積層単位に積層方向のいずれか一方に凸となる褶曲部を形成することを特徴とするセラミック電子部品の製造方法。 - 前記第２工程において、前記積層単位を、前記パターンの配置位置がずれるように複数積層してセラミック積層体を得て、前記パターンを前記セラミック積層体の２端面の少なくとも一方に露出させることで、積層方向の同一箇所に、１層おきに前記ピンホールを位置させることを特徴とする請求項９記載のセラミック電子部品の製造方法。
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