JPH05129105A - チツプ・バリスタ - Google Patents
チツプ・バリスタInfo
- Publication number
- JPH05129105A JPH05129105A JP3314043A JP31404391A JPH05129105A JP H05129105 A JPH05129105 A JP H05129105A JP 3314043 A JP3314043 A JP 3314043A JP 31404391 A JP31404391 A JP 31404391A JP H05129105 A JPH05129105 A JP H05129105A
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- JP
- Japan
- Prior art keywords
- layer
- ceramic
- zno
- chip
- nickel
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- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 ＨＣｌ系の前処理剤によるＺｎＯセラミック
の浸食およびバリスタ電圧の低下が防止され、かつ半田
付け後の接着強度が大きいＺｎＯ系チップ・バリスタの
提供。 【構成】 まず、円柱状のＺｎＯセラミック１の表面中
央部にエポキシ系の絶縁塗料を厚さ50μｍの帯状に塗布
し、乾燥してエポキシ系の絶縁塗料層２を形成する。次
いで、このＺｎＯセラミック１における対向する一対の
端面に、ニッケル導電塗料を厚さ10μｍで塗布し、乾燥
してニッケル導電塗料層３を形成する。次に、ＺｎＯセ
ラミック１における上記絶縁塗料層２が形成されていな
い部分およびニッケル導電塗料層３上にバレル式化学メ
ッキ処理により厚さ2〜3 μｍの銅メッキ層４を形成
し、その表面にバレル式電気メッキ処理により厚さ 2〜
3μｍのニッケルメッキ層５を形成し、最後にニッケル
メッキ層５の表面にバレル式電気メッキ処理により厚さ
1〜2 μｍの半田メッキ層６を形成する。
の浸食およびバリスタ電圧の低下が防止され、かつ半田
付け後の接着強度が大きいＺｎＯ系チップ・バリスタの
提供。 【構成】 まず、円柱状のＺｎＯセラミック１の表面中
央部にエポキシ系の絶縁塗料を厚さ50μｍの帯状に塗布
し、乾燥してエポキシ系の絶縁塗料層２を形成する。次
いで、このＺｎＯセラミック１における対向する一対の
端面に、ニッケル導電塗料を厚さ10μｍで塗布し、乾燥
してニッケル導電塗料層３を形成する。次に、ＺｎＯセ
ラミック１における上記絶縁塗料層２が形成されていな
い部分およびニッケル導電塗料層３上にバレル式化学メ
ッキ処理により厚さ2〜3 μｍの銅メッキ層４を形成
し、その表面にバレル式電気メッキ処理により厚さ 2〜
3μｍのニッケルメッキ層５を形成し、最後にニッケル
メッキ層５の表面にバレル式電気メッキ処理により厚さ
1〜2 μｍの半田メッキ層６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＺｎＯを主成分とする
チップタイプのセラミック・バリスタに関する。
チップタイプのセラミック・バリスタに関する。
【０００２】
【従来の技術】電圧に依存する非線形抵抗を持つ２電極
半導体デバイスであるバリスタの一つに、ＺｎＯを主成
分とするものがあり、８mmなど各種カメラ一体型ＶＴＲ
のＲＦモジュレーターなどにおける人体から放電される
静電気吸収用部品等として用いられてきた。このような
ＺｎＯを主成分とするチップ・バリスタは、一般にチッ
プ状のＺｎＯセラミックの表面中央部に、該セラミック
を周回する帯状の絶縁塗料層を塗布形成し、該絶縁塗料
層以外のセラミック表面部分にニッケルなどをメッキし
てメッキ電極層を形成するといった方法により製造され
てきた。
半導体デバイスであるバリスタの一つに、ＺｎＯを主成
分とするものがあり、８mmなど各種カメラ一体型ＶＴＲ
のＲＦモジュレーターなどにおける人体から放電される
静電気吸収用部品等として用いられてきた。このような
ＺｎＯを主成分とするチップ・バリスタは、一般にチッ
プ状のＺｎＯセラミックの表面中央部に、該セラミック
を周回する帯状の絶縁塗料層を塗布形成し、該絶縁塗料
層以外のセラミック表面部分にニッケルなどをメッキし
てメッキ電極層を形成するといった方法により製造され
てきた。
【０００３】また、上記チップ・バリスタの製造工程に
おいてはＺｎＯセラミックにメッキ処理を施す際、一般
に次のような前処理が行われていた。まず、ＺｎＯセラ
ミックをアルカリ溶液に浸漬して脱脂し、これを濃塩酸
などの酸を用いて洗浄した後、ｐＨ 1.0〜1.5 のＳｎＣ
ｌ2 ・２Ｈ2 Ｏの塩酸溶液を用いてセンシタイジングを
行い、次いでｐＨ 1.5〜2.0 のＰｄＣｌ2 の塩酸溶液を
用いてアクチベーションを行う、といった操作を繰り返
し行い、セラミック表面を活性化させる。
おいてはＺｎＯセラミックにメッキ処理を施す際、一般
に次のような前処理が行われていた。まず、ＺｎＯセラ
ミックをアルカリ溶液に浸漬して脱脂し、これを濃塩酸
などの酸を用いて洗浄した後、ｐＨ 1.0〜1.5 のＳｎＣ
ｌ2 ・２Ｈ2 Ｏの塩酸溶液を用いてセンシタイジングを
行い、次いでｐＨ 1.5〜2.0 のＰｄＣｌ2 の塩酸溶液を
用いてアクチベーションを行う、といった操作を繰り返
し行い、セラミック表面を活性化させる。
【０００４】しかしながら、上記前処理工程において用
いられるＨＣｌ系の前処理剤はｐＨが 1.0〜2.0 と低い
ため、ＺｎＯ系のセラミックが浸食され、バリスタ電圧
が低下してしまうといった問題点があった。一方、上記
のようなメッキ前処理（活性化処理）を行わずにメッキ
処理を施すと、メッキがセラミックにほとんど付かず、
セラミック素地が露出してしまうために耐湿信頼性が低
下してしまったり、また、基板などへの半田付け後の接
着強度が極めて小さいため、基板から脱落しやすくなっ
てしまうなどといった問題点があった。
いられるＨＣｌ系の前処理剤はｐＨが 1.0〜2.0 と低い
ため、ＺｎＯ系のセラミックが浸食され、バリスタ電圧
が低下してしまうといった問題点があった。一方、上記
のようなメッキ前処理（活性化処理）を行わずにメッキ
処理を施すと、メッキがセラミックにほとんど付かず、
セラミック素地が露出してしまうために耐湿信頼性が低
下してしまったり、また、基板などへの半田付け後の接
着強度が極めて小さいため、基板から脱落しやすくなっ
てしまうなどといった問題点があった。
【０００５】
【発明が解決しようとする課題】本発明は、上述従来の
技術の問題点を解決し、ＨＣｌ系の前処理剤によるＺｎ
Ｏセラミックの浸食およびバリスタ電圧の低下が防止さ
れ、かつ半田付け後の接着強度が大きいＺｎＯ系チップ
・バリスタを提供することを目的とする。
技術の問題点を解決し、ＨＣｌ系の前処理剤によるＺｎ
Ｏセラミックの浸食およびバリスタ電圧の低下が防止さ
れ、かつ半田付け後の接着強度が大きいＺｎＯ系チップ
・バリスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明者は、上記目的を
達成するために鋭意研究の結果、チップ状のＺｎＯセラ
ミックにおける対向する一対の電極形成端面を、あらか
じめ導電塗料層によって被覆しておくことにより、上記
課題が解決されることを見い出し、本発明に到達した。
達成するために鋭意研究の結果、チップ状のＺｎＯセラ
ミックにおける対向する一対の電極形成端面を、あらか
じめ導電塗料層によって被覆しておくことにより、上記
課題が解決されることを見い出し、本発明に到達した。
【０００７】すなわち、本発明は、チップ状のＺｎＯセ
ラミック表面に、対向する一対の端面以外の側面中央部
を通ってチップ状のセラミックを周回する帯状の絶縁塗
料層と、該絶縁塗料層形成部分以外を被覆するメッキ電
極層とを有してなるチップタイプのＺｎＯ系セラミック
・バリスタであって、上記電極層の内側に、ＺｎＯセラ
ミックの対向する一対の端面をそれぞれ被覆する、導電
塗料層が形成されていることを特徴とするチップ・バリ
スタを提供するものである。
ラミック表面に、対向する一対の端面以外の側面中央部
を通ってチップ状のセラミックを周回する帯状の絶縁塗
料層と、該絶縁塗料層形成部分以外を被覆するメッキ電
極層とを有してなるチップタイプのＺｎＯ系セラミック
・バリスタであって、上記電極層の内側に、ＺｎＯセラ
ミックの対向する一対の端面をそれぞれ被覆する、導電
塗料層が形成されていることを特徴とするチップ・バリ
スタを提供するものである。
【０００８】
【作用】本発明のチップ・バリスタは、チップ状のＺｎ
Ｏセラミックにおける対向する一対の端面を導電塗料層
で被覆した後、その上からメッキ電極層を形成すること
により、基板上への搭載時における半田食われ現象を防
止し、接着強度の向上を図っている。すなわち、本発明
のチップ・バリスタのようにＺｎＯセラミックにおける
メッキ電極形成端面をあらかじめ導電塗料層によって被
覆しておくことにより、該端面の電解電流密度が高くな
り、接触効率が良くなるため、導電塗料層表面および近
傍のセラミック表面にメッキが析出しやすくなり、メッ
キ前処理を行うことなく均一なメッキ電極層が形成さ
れ、半田付け後の接着強度が向上するのである。なお、
上記導電塗料としてニッケル粉末に樹脂を混合したニッ
ケル導電塗料を用いると、ニッケル自体の導電率が高い
ことも加わるため好適である。
Ｏセラミックにおける対向する一対の端面を導電塗料層
で被覆した後、その上からメッキ電極層を形成すること
により、基板上への搭載時における半田食われ現象を防
止し、接着強度の向上を図っている。すなわち、本発明
のチップ・バリスタのようにＺｎＯセラミックにおける
メッキ電極形成端面をあらかじめ導電塗料層によって被
覆しておくことにより、該端面の電解電流密度が高くな
り、接触効率が良くなるため、導電塗料層表面および近
傍のセラミック表面にメッキが析出しやすくなり、メッ
キ前処理を行うことなく均一なメッキ電極層が形成さ
れ、半田付け後の接着強度が向上するのである。なお、
上記導電塗料としてニッケル粉末に樹脂を混合したニッ
ケル導電塗料を用いると、ニッケル自体の導電率が高い
ことも加わるため好適である。
【０００９】以下、実施例により本発明をさらに詳細に
説明する。しかし本発明の範囲は以下の実施例により制
限されるものではない。
説明する。しかし本発明の範囲は以下の実施例により制
限されるものではない。
【００１０】
【実施例１】まず、ＺｎＯに原子価制御剤および焼結助
剤を所定量加え、湿式ボールミルにて撹拌した後、脱
水、乾燥を行った。乾燥後、仮焼きをし、再度湿式ボー
ルミルにて撹拌した後、脱水、乾燥を行い、ＺｎＯバリ
スタ材料粉体を得た。次いで、この粉体にポリビニルア
ルコールを加え造粒した後、金型により加圧成形し、 4
00℃で２時間脱バインダーを行った。脱バインダー後、
この成形体を大気中において 1,200℃で２時間焼成し、
チップ状のＺｎＯセラミック１を得た。
剤を所定量加え、湿式ボールミルにて撹拌した後、脱
水、乾燥を行った。乾燥後、仮焼きをし、再度湿式ボー
ルミルにて撹拌した後、脱水、乾燥を行い、ＺｎＯバリ
スタ材料粉体を得た。次いで、この粉体にポリビニルア
ルコールを加え造粒した後、金型により加圧成形し、 4
00℃で２時間脱バインダーを行った。脱バインダー後、
この成形体を大気中において 1,200℃で２時間焼成し、
チップ状のＺｎＯセラミック１を得た。
【００１１】次に、得られたＺｎＯセラミック１の表面
中央部を周回させて、エポキシ系の絶縁塗料を厚さ50μ
ｍの帯状に塗布し、その後これを 200℃で乾燥し、硬化
させてエポキシ系の絶縁塗料層２を形成した（図２）。
次いで、このＺｎＯセラミック１における対向する一対
の端面に、ターミネター式塗工機により厚さ10μｍでニ
ッケル導電塗料を塗布し、 200℃で30分間乾燥して硬化
させてニッケル導電塗料層３を形成した（図３）。
中央部を周回させて、エポキシ系の絶縁塗料を厚さ50μ
ｍの帯状に塗布し、その後これを 200℃で乾燥し、硬化
させてエポキシ系の絶縁塗料層２を形成した（図２）。
次いで、このＺｎＯセラミック１における対向する一対
の端面に、ターミネター式塗工機により厚さ10μｍでニ
ッケル導電塗料を塗布し、 200℃で30分間乾燥して硬化
させてニッケル導電塗料層３を形成した（図３）。
【００１２】次に、ＺｎＯセラミック１における上記外
装材２が塗布されていない部分およびニッケル導電塗料
層３上にロッセル塩Ｃｕを用いてバレル式化学メッキ処
理を施して厚さ 2〜3 μｍの銅メッキ層４を形成し（図
４）、さらにその表面にバレル式電気メッキ処理を施し
て厚さ 2〜3 μｍのニッケルメッキ層５を形成し（図
５）、最後にニッケルメッキ層５の表面にバレル式電気
メッキ処理を施して厚さ1〜2 μｍの半田メッキ層６を
形成し（図１）、ＺｎＯ系チップ・バリスタを製造し
た。
装材２が塗布されていない部分およびニッケル導電塗料
層３上にロッセル塩Ｃｕを用いてバレル式化学メッキ処
理を施して厚さ 2〜3 μｍの銅メッキ層４を形成し（図
４）、さらにその表面にバレル式電気メッキ処理を施し
て厚さ 2〜3 μｍのニッケルメッキ層５を形成し（図
５）、最後にニッケルメッキ層５の表面にバレル式電気
メッキ処理を施して厚さ1〜2 μｍの半田メッキ層６を
形成し（図１）、ＺｎＯ系チップ・バリスタを製造し
た。
【００１３】上記のようにして製造したＺｎＯ系チップ
・バリスタについて、端子電極強度試験を次のようにし
て行った。まず、電極パターン７として、縦が50mm、横
が50mm、厚さが 1.0mmのアルミナ基板８上に、長さ 2.0
mm、幅 0.5mmの２枚の電極をＡｇ−Ｐｄ系電極材料で作
製した（図７）。なお、上記電極パターン７は該アルミ
ナ基板８上に 1.0mm間隔で20個形成した。次いで、この
電極パターン７の上に上記製造したチップ・バリスタ９
をクリーム半田１０によって半田付けした（チップ装着
精度は、Ｘ軸、Ｙ軸ともに中心から± 0.2mm以内とし
た）。なお、上記半田付けは、ホットプレートを 230〜
240 ℃に加熱して半田を溶融し、20秒間行った。
・バリスタについて、端子電極強度試験を次のようにし
て行った。まず、電極パターン７として、縦が50mm、横
が50mm、厚さが 1.0mmのアルミナ基板８上に、長さ 2.0
mm、幅 0.5mmの２枚の電極をＡｇ−Ｐｄ系電極材料で作
製した（図７）。なお、上記電極パターン７は該アルミ
ナ基板８上に 1.0mm間隔で20個形成した。次いで、この
電極パターン７の上に上記製造したチップ・バリスタ９
をクリーム半田１０によって半田付けした（チップ装着
精度は、Ｘ軸、Ｙ軸ともに中心から± 0.2mm以内とし
た）。なお、上記半田付けは、ホットプレートを 230〜
240 ℃に加熱して半田を溶融し、20秒間行った。
【００１４】次に、基板上のチップ・バリスタ９の側方
から Push-Pullゲージ１１により、チップ・バリスタが
剥離するまで力を加え（図７）、端子電極強度を測定
し、その結果を表１に示した。また、本発明のチップ・
バリスタとの比較のため、従来品であるメッキ前処理お
よびニッケル導電塗料層の形成を行なわないチップ・バ
リスタ、およびメッキ前処理を行い、ニッケル導電塗料
層の形成を行わないチップ・バリスタを上記同様にして
作製し、上記同様の電極パターン上に半田付けして端子
電極強度試験を行い、その結果を表１に併記した。
から Push-Pullゲージ１１により、チップ・バリスタが
剥離するまで力を加え（図７）、端子電極強度を測定
し、その結果を表１に示した。また、本発明のチップ・
バリスタとの比較のため、従来品であるメッキ前処理お
よびニッケル導電塗料層の形成を行なわないチップ・バ
リスタ、およびメッキ前処理を行い、ニッケル導電塗料
層の形成を行わないチップ・バリスタを上記同様にして
作製し、上記同様の電極パターン上に半田付けして端子
電極強度試験を行い、その結果を表１に併記した。
【００１５】
【表１】
【００１６】表１からもわかるように、本発明のチップ
・バリスタは従来品と比較してバリスタ電圧の変化率が
極めて小さく、かつ非直線係数および接着強度が大きい
信頼性の高いものであった。
・バリスタは従来品と比較してバリスタ電圧の変化率が
極めて小さく、かつ非直線係数および接着強度が大きい
信頼性の高いものであった。
【００１７】
【発明の効果】本発明のチップ・バリスタの開発によ
り、素体であるＺｎＯセラミックの浸食が防止され、バ
リスタ電圧が低下してしまうことがなくなった。また、
基板上への搭載時における半田食われ現象が防止され、
接着強度が著しく向上した。
り、素体であるＺｎＯセラミックの浸食が防止され、バ
リスタ電圧が低下してしまうことがなくなった。また、
基板上への搭載時における半田食われ現象が防止され、
接着強度が著しく向上した。
【図面の簡単な説明】
【図１】本発明のチップ・バリスタの一例を示す側断面
図である。
図である。
【図２】本発明のチップ・バリスタの製造方法の一例を
段階的に示した図であって、ＺｎＯセラミックの表面中
央部に素体を周回する帯状エポキシ系絶縁塗料層が形成
された状態を示す側断面図である。
段階的に示した図であって、ＺｎＯセラミックの表面中
央部に素体を周回する帯状エポキシ系絶縁塗料層が形成
された状態を示す側断面図である。
【図３】本発明のチップ・バリスタの製造方法の一例を
段階的に示した図であって、図２のＺｎＯセラミックに
おける両端面にニッケル導電塗料層が形成された状態を
示す側断面図である。
段階的に示した図であって、図２のＺｎＯセラミックに
おける両端面にニッケル導電塗料層が形成された状態を
示す側断面図である。
【図４】本発明のチップ・バリスタの製造方法の一例を
段階的に示した図であって、図３のＺｎＯセラミックに
おけるエポキシ樹脂未塗布部分にロッセル塩Ｃｕを用い
たバレル式化学メッキ処理が施された状態を示す側断面
図である。
段階的に示した図であって、図３のＺｎＯセラミックに
おけるエポキシ樹脂未塗布部分にロッセル塩Ｃｕを用い
たバレル式化学メッキ処理が施された状態を示す側断面
図である。
【図５】本発明のチップ・バリスタの製造方法の一例を
段階的に示した図であって、図４の素子におけるバレル
式化学メッキ層のうえにニッケルを用いたバレル式電気
メッキ処理が施された状態を示す側断面図である。
段階的に示した図であって、図４の素子におけるバレル
式化学メッキ層のうえにニッケルを用いたバレル式電気
メッキ処理が施された状態を示す側断面図である。
【図６】チップ・バリスタを搭載するＡｇ−Ｐｄ電極パ
ターンを示す上面図である。
ターンを示す上面図である。
【図７】基板上に搭載したチップ・バリスタの取り外し
端子電極強度の測定態様を示す側面図である。
端子電極強度の測定態様を示す側面図である。
１‥‥‥ＺｎＯセラミック ２‥‥‥エポキシ系の絶縁塗料層 ３‥‥‥ニッケル導電塗料層 ４‥‥‥銅メッキ層 ５‥‥‥ニッケルメッキ層 ６‥‥‥半田メッキ層 ７‥‥‥Ａｇ−Ｐｄ電極パターン ８‥‥‥アルミナ基板 ９‥‥‥チップ・バリスタ １０‥‥‥クリーム半田 １１‥‥‥Push-Pull ゲージ
Claims (1)
- 【請求項１】 チップ状のＺｎＯセラミック表面に、対
向する一対の端面以外の側面中央部を通ってチップ状の
セラミックを周回する帯状の絶縁塗料層と、該絶縁塗料
層形成部分以外を被覆するメッキ電極層とを有してなる
チップタイプのＺｎＯ系セラミック・バリスタであっ
て、上記電極層の内側に、ＺｎＯセラミックの対向する
一対の端面をそれぞれ被覆する、導電塗料層が形成され
ていることを特徴とするチップ・バリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314043A JPH05129105A (ja) | 1991-10-31 | 1991-10-31 | チツプ・バリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314043A JPH05129105A (ja) | 1991-10-31 | 1991-10-31 | チツプ・バリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129105A true JPH05129105A (ja) | 1993-05-25 |
Family
ID=18048531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314043A Pending JPH05129105A (ja) | 1991-10-31 | 1991-10-31 | チツプ・バリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999053504A1 (fr) * | 1998-04-09 | 1999-10-21 | Matsushita Electric Industrial Co., Ltd. | Puce a thermistor ctp |
| KR100709913B1 (ko) * | 2003-10-22 | 2007-04-24 | 티디케이가부시기가이샤 | 적층형 칩 배리스터, 이의 제조방법 및 적층형 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173402A (ja) * | 1989-12-02 | 1991-07-26 | Murata Mfg Co Ltd | チップバリスタ |
-
1991
- 1991-10-31 JP JP3314043A patent/JPH05129105A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173402A (ja) * | 1989-12-02 | 1991-07-26 | Murata Mfg Co Ltd | チップバリスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999053504A1 (fr) * | 1998-04-09 | 1999-10-21 | Matsushita Electric Industrial Co., Ltd. | Puce a thermistor ctp |
| US6441717B1 (en) | 1998-04-09 | 2002-08-27 | Matsushita Electric Industrial Co., Ltd. | PTC thermister chip |
| KR100709913B1 (ko) * | 2003-10-22 | 2007-04-24 | 티디케이가부시기가이샤 | 적층형 칩 배리스터, 이의 제조방법 및 적층형 소자 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970107 |