KR20200062354A - 향상된 연결성을 갖는 다층 전자 디바이스 및 다층 전자 디바이스의 제조 방법 - Google Patents

향상된 연결성을 갖는 다층 전자 디바이스 및 다층 전자 디바이스의 제조 방법 Download PDF

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마리안네 벨로리니
마이클 커크
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Abstract

다층 전자 디바이스를 제조하는 방법이 개시된다. 상기 방법은 지지 재료 층 상에 스크린 인쇄 마스크를 배치하는 단계 및 상기 스크린 인쇄 마스크를 사용하여 지지 재료 층 상에 전도성 패턴을 인쇄하는 단계를 포함한다. 상기 전도성 패턴은 각각의 중앙 확대된 부분을 포함하는 복수의 전극 형상들을 포함한다. 상기 방법은, 상기 복수의 전극 형상들 중 적어도 하나가 절단 폭을 따라 한 쌍의 전극들로 분할되도록, 상기 중앙 확대된 부분들과 교차하는 복수의 절단 선들을 따라 지지 재료 층 및 전도성 패턴을 절단하는 단계를 포함한다. 상기 절단 폭은 상기 절단 선들 중 적어도 하나와 관련된 절단 정확도를 나타낸다.

Description

향상된 연결성을 갖는 다층 전자 디바이스 및 다층 전자 디바이스의 제조 방법
관련 출원에 대한 상호 참조
본 출원은 2017년 10월 23일 출원일을 갖는 미국 가특허 출원 제62/575,626호의 출원 이익을 주장하며, 이 가특허 출원은 그 전문이 본원에 참조로 포함된다.
발명의 분야
본 발명은 일반적으로 다층 전자 컴포넌트들을 위한 개선된 컴포넌트 형성에 관한 것이다. 보다 상세하게는, 본 발명은 전극들과 단자 사이들의 연결성이 개선된 다층 전자 디바이스 및 그 제조 방법에 관한 것이다.
많은 현대식 전자 컴포넌트들은 모놀리식 장치로 패키징되며, 그리고 단일 칩 패키지 내에 단일 컴포넌트 또는 다수의 컴포넌트들을 포함할 수 있다. 그러한 모놀리식 디바이스의 하나의 특정 예는 다층 커패시터 또는 커패시터 어레이이고, 그리고 개시된 기술과 관련된 특별한 관심 대상은 서로 맞물린 내부 전극층들 및 대응하는 전극 탭들을 갖는 다층 커패시터들이다. IDC(Interdigitated Capacitor) 기술의 특징들을 포함하는 다층 커패시터들의 예는 미국 특허 번호 4,831,494(아놀드 외 다수), 5,880,925(듀프레 외 다수) 및 6,243,253 B1(듀프레 외 다수)에서 찾을 수 있다. 다른 모놀리식 전자 컴포넌트들은 다수의 수동 컴포넌트들을 단일 칩 구조로 통합하는 디바이스들에 해당한다. 이러한 통합된 수동 컴포넌트는, 다층 구성으로 형성되고 모 놀리식 전자 디바이스로서 패키징된 저항들, 커패시터들, 인덕터들 및/또는 다른 수동 컴포넌트들의 선택된 조합을 제공할 수 있다.
알려진 예시적인 조립 방법들에서, 다층 커패시터들은 미리 준비된 연장된 길이 또는 세라믹 재료의 테이프로부터 절단된 세라믹 유전체의 개별 시트들을 제공함으로써 형성되었다. 개별 시트는 여러 세트들의 전극 패턴들을 통해 전극 잉크로 실크 스크린 인쇄된다. 이후, 인쇄된 시트들은 여러 층들로 적층되고 그리고 종종 패드라고 하는 고체층으로 라미네이팅된다. 이후, 패드는 개별 다층 컴포넌트들로 절단될 수 있고, 다층 컴포넌트들의 추가 처리, 예를 들어, 패드의 소결 및 개별 컴포넌트들의 종결이 수행될 수 있다. 컴포넌트들의 종결은 금속 페인트 종료 물질을 커패시터에 고정시키기 위해 이전에 스크린 페인팅된 전극들 중 선택된 전극과 접촉하도록 금속 페인트를 도포하는 단계를 포함할 수 있다.
제조 과정에서, 패드가 개별 컴포넌트들로 절단된 후 그리고 종단들이 형성되기 전에, 디바이스의 내부 요소들(예를 들어, 전극들 및 유전체 층들)를 보호하고 그리고/또는 전기적으로 절연시키기 위해 비전도성 코팅이 적용될 수 있다. 그러나, 이러한 비전도성 코팅은 일단 형성된 종단들과 전기적으로 연결되도록 구성된 전극들의 노출된 부분들을 의도하지 않게 코팅할 수 있다.
더욱이, 축소되는 전자 부품의 크기는 규정된 절단 선들을 따라 패드를 개별 다층 컴포넌트로 정밀하게 절단하는 것을 어렵게 만들 수 있다. 절단 작업이 잘못 정렬되면 컴포넌트들에 결함이 있거나 (예를 들어, 단자들간 전기 단락이 발생) 성능이 저하되는 컴포넌트들이 생길 수 있다. 예를 들어, 오정렬로 절단되면 일부 전극들이 단자들에서 분리될 수 있다. 이것은 바람직하지 않게 다층 커패시터의 커패시턴스를 감소시킬 수 있거나 또는 배리스터의 누설 전류를 증가시킬 수 있다. 그러나 이러한 다층 컴포넌트들의 절단 위치들은 검사하려면 파괴적인 테스트가 필요하다. 예를 들어, 전극층들이 구조 내에 숨겨져 있기 때문에, 절단 작업의 정밀도를 결정하기 위해서는 내부 구조를 육안으로 검사하기 위해 컴포넌트의 일부를 연마하거나 제거해야 한다. 이러한 파괴적인 테스트는 비용이 많이 들고 비효율적이다.
따라서, 향상된 전기 연결성을 갖는 다층 컴포넌트 및 다층 컴포넌트를 제조하는 방법이 당업계에 환영될 것이다.
종래 기술에서 발견되고 본 주제에 의해 해결된 인식된 특징을 고려하여, 개선된 다층 전자 디바이스 및 이를 제조하는 방법이 개발되었다.
본 발명의 일 실시예에 따라, 다층 전자 디바이스를 제조하는 방법이 개시된다. 상기 방법은 지지 재료 층 상에 스크린 인쇄 마스크를 배치하는 단계 및 상기 스크린 인쇄 마스크를 사용하여 지지 재료 층 상에 전도성 패턴을 인쇄하는 단계를 포함할 수 있다. 상기 전도성 패턴은 각각의 중앙 확대된 부분을 포함하는 복수의 전극 형상들을 포함할 수 있다. 상기 방법은, 상기 복수의 전극 형상들 중 적어도 하나가 절단 폭을 따라 한 쌍의 전극들로 분할되도록, 상기 중앙 확대된 부분들과 교차하는 복수의 절단 선들을 따라 지지 재료 층 및 전도성 패턴을 절단하는 단계를 포함할 수 있다. 상기 절단 폭은 상기 절단 선들 중 적어도 하나와 관련된 절단 정확도를 나타낼 수 있다.
본 발명의 다른 양태에 따라, 복수의 층들을 포함하는 다층 전자 디바이스가 개시된다. 상기 복수의 층들은 전극들을 포함하고, 그리고 복수의 상기 전극들 중 적어도 하나는, 길이 방향으로 연장되는 메인 부분을 포함할 수 있다. 상기 메인 부분은 상기 길이 방향에 수직인 측면 방향으로 메인 폭을 가질 수 있다. 상기 복수의 전극들 중 적어도 하나는 상기 메인 폭보다 큰 최대 베이스 폭을 가지는 베이스 부분을 포함할 수 있다. 상기 베이스 부분은 상기 길이 방향으로 폭 프로파일을 가질 수 있으며, 그리고 상기 폭 프로파일의 적어도 일부는 길이 방향에 대해 0도보다 크고 90도보다 작은 각도로 기울여질 수 있다.
본 발명의 다른 피처들 및 측면들은 아래에서 보다 상세하게 서술된다.
본 기술 분야의 통상의 기술자를 대상으로 하는 최선의 모드를 포함하여 본 발명의 전체 및 가능한 개시가 명세서에 제시되어 있으며, 이는 첨부된 도면을 참조한다.
도 1a 및 도 1b는 본 발명의 양태들에 따른 다층 전자 디바이스의 실시예를 형성하기 위한 프로세스의 일 실시예의 일부를 도시한다.
도 2a 내지 도 2d는 본 발명의 양태들에 따른 다층 전자 디바이스의 실시예를 형성하기 위한 프로세스의 일부의 일 실시예를 도시한다.
도 3a는 본 발명의 양태들에 따른 스크린 인쇄 마스크를 도시한다.
도 4a 내지 도 4f는 지지층 상에 인쇄된 전극 형상의 다양한 실시예들을 도시하고, 구체적으로, 본 발명의 양태들에 따른 전극 형상의 중앙 확대된 부분을 도시한다.
도 5는 본 발명의 양태들에 따른 다층 전자 디바이스를 제조하는 방법의 일 실시예를 도시한다.
본 명세서 및 첨부된 도면들 전체에 걸쳐 참조 문자들의 반복적인 사용은 본 발명의 동일하거나 유사한 피처들 또는 요소들을 나타내는 것으로 의도된다.
본 논의는 단지 예시적인 실시예들의 설명이며, 본 발명의 더 넓은 양상들을 제한하는 것으로 의도되지 않으며, 더 넓은 양상들은 예시적인 구성으로 구현되는 것으로 이해되어야 한다.
일반적으로 말하면, 본 발명은 전기적 연결성이 개선된 다층 전자 디바이스 및 그 제조 방법에 관한 것이다. 상기 다층 전자 디바이스는 교번 전극층들 사이에 개재된 복수의 유전체 층들을 포함할 수 있다. 전극층들은 스크린 인쇄 및 다이싱 프로세스들을 사용하여 형성된 전극들을 포함할 수 있다. 상기 다층 전자 디바이스는 커패시터, 저항, 배리스터, 인덕터 등으로 구성될 수 있다. 구성에 관계없이, 본 발명자들은 전극들을 형성하기 위해 사용되는 스크린 인쇄 및 다이싱 프로세스들을 제어함으로써, 다층 전자 디바이스는, 다양한 전극들과 단자들 사이의 전기적 연결성들을 향상시킬뿐 아니라 다층 전자 디바이스들을 검사하기 위한 간단하고 효율적인 방법을 제공하는 다층 전자 디바이스들이 형성될 수 있다.
예를 들어, 일부 실시 형태들에서, 전극 재료는 복수의 전극간 지지 재료 층들 상에 스크린 인쇄되어 그 위에 전극 형상들을 형성할 수 있다. 전극간 지지 재료 층들은 층들의 스택을 형성하기 위해 적층될 수 있고, 스택은 절단 선들을 따라 절단되어 개별적인 다층 전자 디바이스들을 형성할 수 있다. 그러나, 특히 더 작은 케이스 크기의 디바이스들의 경우 절단 선들 상의 구조를 정확하게 절단하는 것이 어려울 수 있다. 예를 들어, 당업계에 알려진 바와 같이, 전자 디바이스들의 케이스 크기는 4자리 코드(예를 들어, 2520)로 표현될 수 있고, 여기서, 처음 두자리 숫자는 디바이스의 길이로서 밀리미터(또는 천분의 1인치)이고 그리고 마지막 두자리 숫자는 비아이스의 폭으로서 밀리미터(또는 천분의 1인치)이다. 예를 들어, 일반적인 메트릭 케이스 크기는 2012, 1608, 0603을 포함할 수 있다. 그러나, 더 작은 케이스 크기들을 갖는 디바이스들을 형성하기 위해 "패드"라고 하는 층들의 스택을 정확하게 절단하는 것은 관련된 높은 정밀도로 인해 어려울 수 있다.
본 발명의 일부 실시예들에 따르면, 스크린 인쇄 마스크는 지지 재료 층 들상에 전극 형상들을 형성하는데 사용될 수 있다. 스크린 인쇄 마스크는 중앙 확대된 부분들을 갖는 개구부를 가질 수 있으며, 그 결과 전극 형상들은 유사하게 중앙 확대된 부분을 갖는다. 중앙 확대된 부분을 통해 층들의 스택을 절단하는 것은 전극 형상들을 한 쌍의 전극으로 절단할 수 있다. 유사하게 이러한 절단은 패드의 단부면을 따라 새롭게 형성된 한 쌍의 전극들의 일부를 노출시킬 수 있다. 전극들의 노출된 부분은 노출된 폭을 가질 수 있다. 본 발명의 양태들에 따르면, 노출 된 폭은 아래에서 더 상세히 설명되는 바와 같이 절단 정확도를 나타낼 수 있다. 따라서, 전극의 단부에서 노출된 폭을 검사함으로써, 예를 들어, 내부 구조를 검사하기 위해 패드를 파괴적으로 변형시키지 않고도 절단 작업의 절단 정확도가 쉽게 결정될 수 있다.
더욱이, 일부 실시예들에서, 전극 형상들은 전술한 바와 같이 중앙 확대된 부분을 가질 수 있다. 이러한 중앙 확대된 부분은 전극들이 기본 폭보다 큰 기본 폭을 가질 수 있다.
일부 실시예들에서, 중앙 확대된 부분은 길이 방향으로 길이를 갖는 편평한 영역을 포함할 수 있다. 편평한 영역의 길이는 층들의 스택을 절단하기 위해 필요하거나 요구되는 정확도에 기초하여 선택될 수 있다. 원하는 성능 특성들을 달성하거나 품질 목표 및/또는 표준들을 충족시키기 위해 필요하거나 요구되는 정확도가 필요할 수 있다. 이와 같이, 전극의 노출된 부분의 폭을 측정하고 중앙 확대된 부분의 편평한 영역의 폭과 비교하여 전극들이 만족스러운 위치에서 절단되었는지를 결정할 수 있다. 예를 들어, 편평한 영역은 길이 방향(절단 전)으로 약 400 마이크로 미터(㎛) 미만, 일부 실시예들에서 약 200 ㎛ 미만, 일부 실시예들에서 약 100 ㎛ 미만의 길이를 가질 수 있으며, 일부 실시예들에서 약 50 ㎛ 미만, 일부 실시 예들에서 약 20 ㎛ 미만, 일부 실시예들에서 약 10 ㎛ 미만, 일부 실시예들에서 약 5 ㎛ 미만, 및 일부 실시예들에서 약 2 ㎛ 미만의 길이를 가질 수 있다. 길이 방향으로의 완성된 컴포넌트의 전체 길이 대 편평한 영역의 길이(절단 전)의 비는, 약 2.5 초과, 일부 실시예들에서는 약 5 초과, 일부 실시예들에서는 약 10 초과, 일부 실시예들에서는 약 20 초과, 일부 실시예들에서는 약 50 초과, 일부 실시예들에서는 약 100 초과, 그리고 일부 실시예들에서는 약 500 초과일 수 있다.
층들이 개별 컴포넌트들을 형성하도록 절단되면, 전극들은 각각의 베이스 부분들을 가질 수 있으며, 이는 예비 절단 전극들의 중앙 확대된 부분의 대략 절반일 수 있다. 베이스 부분들은, 길이 방향으로 약 200 ㎛ 미만, 일부 실시예들에서 약 50 ㎛ 미만, 일부 실시예들에서 약 20 ㎛ 미만, 일부 실시예들에서 약 10 ㎛ 미만, 일부 실시예들에서 약 5 ㎛ 미만, 일부 실시예들에서 약 2 ㎛ 미만의 길이를 갖는 각각의 편평한 영역들을 포함한다. 길이 방향으로의 완성된 컴포넌트의 전체 길이 대 베이스 부분의 편평한 영역의 길이의 비는, 약 5 초과, 일부 실시예들에서는 약 10 초과, 일부 실시예들에서는 약 20 초과, 일부 실시예들에서는 약 50 초과, 일부 실시예들에서는 약 100 초과, 그리고 일부 실시예들에서는 약 500 초과일 수 있다.
일부 실시예들에서, 중앙 확대된 부분은 경사진 부분 또는 곡선 부분을 포함할 수 있다. 경사진 부분 또는 곡선 부분은, 길이 방향으로 약 200 ㎛ 미만, 일부 실시예들에서 약 100 ㎛ 미만, 일부 실시예들에서 약 50 ㎛ 미만, 일부 실시 예들에서 약 20 ㎛ 미만, 일부 실시예들에서 약 10 ㎛ 미만, 일부 실시예들에서 약 5 ㎛ 미만, 및 일부 실시예들에서 약 2 ㎛ 미만의 길이를 가질 수 있다. 길이 방향으로의 완성된 컴포넌트의 전체 길이 대 경사진 부분 또는 곡선 부분의 길이(절단 전)의 비는, 약 5 초과, 일부 실시예들에서는 약 10 초과, 일부 실시예들에서는 약 20 초과, 일부 실시예들에서는 약 50 초과, 일부 실시예들에서는 약 100 초과, 그리고 일부 실시예들에서는 약 500 초과일 수 있다.
일부 실시예들에서, 경사 부분은 0 내지 90도, 일부 실시예들에서는 약 5 내지 약 85도, 일부 실시예들에서는 약 10 내지 약 80도, 일부 실시예들에서는 약 20 내지 약 70도, 일부 실시예들에서는 약 30 내지 약 60도(예를 들어, 약 45도)의 범위의 길이 방향에 대한 경사를 가질 수 있다.
중앙 확대된 부분은, 길이가 약 600 ㎛ 미만, 일부 실시예들에서 약 400 ㎛ 미만, 일부 실시예들에서 약 200 ㎛ 미만, 일부 실시예들에서 약 100 ㎛ 미만, 일부 실시예들에서 약 50 ㎛ 미만, 일부 실시예들에서 약 20 ㎛ 미만, 일부 실시예들에서 약 10 ㎛, 일부 실시예들에서는 약 5 ㎛ 미만, 및 일부 실시예들에서는 약 2㎛ 미만인 길이 방향(예를 들어, 경사진 부분 및 편평한 영역을 포함)으로의 총 길이를 가질 수 있다. 길이 방향으로의 컴포넌트의 전체 길이 대 중앙 확대된 부분의 전체 길이의 비는, 약 5 초과, 일부 실시예들에서는 약 10 초과, 일부 실시예들에서는 약 20 초과, 일부 실시예들에서는 약 50 초과, 일부 실시예들에서는 약 100 초과, 그리고 일부 실시예들에서는 약 500 초과일 수 있다.
개별 컴포넌트들을 형성하기 위해 층들이 절단되면, 전극들의 베이스 부분들은, 길이 방향으로, 약 300 ㎛ 미만, 일부 실시예들에서 약 200 ㎛ 미만, 일부 실시예들에서 약 100 ㎛ 미만, 일부 실시예들에서 약 50 ㎛ 미만, 일부 실시예들에서 약 20 ㎛ 미만, 일부 실시예들에서 약 10 ㎛, 일부 실시예들에서는 약 5 ㎛ 미만, 및 일부 실시예들에서는 약 2㎛ 미만인 길이를 가질 수 있다. 길이 방향으로의 컴포넌트의 전체 길이 대 베이스 부분의 길이의 비는, 약 5 초과, 일부 실시예들에서는 약 10 초과, 일부 실시예들에서는 약 20 초과, 일부 실시예들에서는 약 50 초과, 일부 실시예들에서는 약 100 초과, 그리고 일부 실시예들에서는 약 500 초과일 수 있다.
확대된 베이스 폭은, 일단 다층 디바이스 상에 형성된 단부들에 개선된 전기적 연결성을 제공할 수 있다. 예를 들어, 일부 실시예들에서, 단부들이 디바이스 상에 형성되기 전에 비전도성 코팅이 적용될 수 있다. 일부 예들에서, 비전도성 코팅의 일부는 전극들의 노출된 부분들 상에 증착될 수 있다. 그러나, 노출된 부분들의 확대된 베이스 폭은 전기적 연결성을 개선하고 그리고/또는 전극들과 단자들 사이의 전기적 분리를 방지할 수 있다.
전술한 바와 같이, 다층 전자 디바이스는, 커패시터, 저항, 배리스터, 인덕터 등으로 구성될 수 있다. 따라서, 전극 간 지지 재료는 이러한 디바이스들을 형성하기 위한 임의의 적절한 재료일 수 있다. 예를 들어, 커패시터를 형성하려면, 전극 간 지지 재료는, 바륨 티타네이트, 칼슘 티타네이트, 산화 아연, 저-발화 유리를 갖는 알루미나, 또는 다른 적합한 세라믹 또는 유리 결합 재료들과 같은 세라믹, 반도체 또는 절연 재료를 포함하는 유전체 재료일 수 있다. 대안적으로, 유전 재료는, 회로 보드 재료들로 인기있는 (세라믹 혼합 유무에 관계없이, 유리 섬유에 관계없이) 에폭시 또는 유전체들로 일반적인 다른 플라스틱들과 같은 유기 화합물일 수 있다. 이러한 경우들에서, 도체는 일반적으로 패턴들을 제공하기 위해 화학적으로 에칭되는 구리 포일이다. 또 다른 실시예들에서, 유전체 재료는 NPO(COG), X7R, X5R X7S, Z5U, Y5V 및 스트론튬 티타네이트 중 하나와 같은 비교적 높은 유전 상수(K)를 갖는 재료를 포함할 수 있다. 일 예에서, 유전 재료는 약 2000 내지 약 4000 사이의 범위에서 유전 상수를 가질 수 있다.
배리스터를 형성하기 위해, 전극간 지지 재료는, 예를 들어, 바륨 티타네이트, 산화 아연, 또는 다른 적절한 유전체 재료와 같은 유전체 재료일 수 있다. 예를 들어, 유전체 재료의 전압-의존 저항을 생성 또는 향상시키기 위해 다양한 첨가제들이 유전체 재료에 포함될 수 있다. 예를 들어, 일부 실시예들에서, 첨가제들은 코발트, 비스무트, 망간 또는 이들의 조합의 산화물을 포함할 수 있다. 일부 실시예들에서, 첨가제들은 갈륨, 알루미늄, 안티몬, 크롬, 티타늄, 납, 바륨, 니켈, 바나듐, 주석 또는 이들의 조합들의 산화물들을 포함할 수 있다. 유전체 재료는 약 0.5 몰 % 내지 약 3 몰 %, 일부 실시예들에서는 약 1 몰 % 내지 약 2 몰 % 범위의 첨가제(들)로 도핑될 수 있다. 유전체 재료의 평균 입자 크기는 유전체 재료의 비선형 특성들에 기여할 수 있다. 일부 실시예들에서, 평균 입자 크기는 약 10 ㎛ 내지 100 ㎛, 일부 실시예들에서는 약 20 ㎛ 내지 80 ㎛의 범위일 수 있다.
외부 종단들은 당업계에 일반적으로 알려진 임의의 방법을 사용하여 형성될 수 있다. 외부 종단들은 스퍼터링, 페인팅, 인쇄, 무전해 도금 또는 FCT(Fine Copper Termination), 전기 도금, 플라즈마 증착, 추진제 스프레이/공기 브러싱 등과 같은 기술을 사용하여 형성될 수 있다.
일 실시예에서, 외부 종단들은 외부 종단들이 상대적으로 두껍도록 형성될 수 있다. 예를 들어, 이러한 종단들은 금속의 후막 스트라이프를 내부 전극 층들의 노출된 부분들에 적용함으로써 형성될 수 있다. 이러한 금속은 유리 매트릭스에 있을 수 있으며 그리고 은 또는 구리를 포함할 수 있다. 예로서, 이러한 스트립은 인쇄되어 디바이스 상에 장착될 수있다. 이후에, 디바이스가 기판에 납땜될 수 있도록 금속(예를 들어, 니켈, 주석, 땜납 등)의 추가 도금층들이 종단 스트림들 위에 생성될 수 있다. 후막 스트라이프들의 그러한 적용은, 당업계에 일반적으로 알려진 임의의 방법을 사용하여(예를 들어, 노출된 내부 전극층들 위로 금속 부착된 페이스트를 전사하기 위해 종결 기계 및 인쇄 휠에 의해) 수행될 수 있다. 소성된 종단들 및 그 위에 도금된 금속 필름들에 의해 형성된 외부 종단들을 갖는 컴포넌트들의 예들은, 사노(Sano) 외의 저자들을 갖는 미국 특허 제 5,021,921 호에 개시되고, 이는 모든 목적들을 위해 본원에 참조로 포함된다.
두껍게 도금된 외부 종단들은, 평균 두께 150 ㎛ 이하, 예를 들어, 125 ㎛ 이하, 예를 들어, 100 ㎛ 이하, 예를 들어, 80 ㎛ 이하일 수 있다. 두껍게 도금된 외부 종단들은, 평균 두께 25 ㎛ 이상, 예를 들어, 35 ㎛ 이상, 예를 들어, 50 ㎛ 이상, 예를 들어, 75 ㎛ 이상일 수 있다. 예를 들어, 두껍게 도금된 외부 종단들은, 평균 두께 약 25 ㎛ 내지 약 150 ㎛, 예를 들어, 약 35 ㎛ 내지 약 125 ㎛, 예를 들어, 약 50 ㎛ 내지 약 100 ㎛ 일 수 있다.
다른 실시예에서, 외부 종단이 금속의 박막 도금이 되도록 외부 종단들이 형성될 수 있다. 이러한 박막 도금은 내부 전극 층의 노출된 부분에 전도성 금속과 같은 전도성 재료를 증착함으로써 형성될 수 있다. 예를 들어, 내부 전극층의 선단(leading edge)은 도금된 종단의 형성을 허용하도록 노출될 수 있다.
얇게 도금된 외부 종단들은 평균 두께 약 50 ㎛ 이하, 예를 들어, 약 40 ㎛ 이하, 예를 들어, 약 30 ㎛ 이하, 예를 들어, 약 25 ㎛ 이하일 수 있다. 얇게 도금된 외부 종단들은 평균 두께 약 5 ㎛ 이상, 예를 들어, 약 10 ㎛ 이상, 예를 들어, 약 15 ㎛ 이상일 수 있다. 예를 들어, 외부 종단들은 평균 두께 약 5 ㎛ 내지 약 50 ㎛, 예를 들어, 약 10 ㎛ 내지 약 40 ㎛, 예를 들어, 약 15 ㎛ 내지 약 30 ㎛, 예를 들어, 약 15 ㎛ 내지 약 25 ㎛를 가질 수 있다.
일반적으로, 외부 종단은 도금된 종단을 포함할 수 있다. 예를 들어, 외부 종단은 전기 도금된 종단, 무전해 도금된 종단 또는 이들의 조합을 포함할 수 있다. 예를 들어, 전기 도금된 종단은 전해 도금을 통해 형성될 수 있다. 무전해 도금된 종단은 무전해 도금을 통해 형성될 수 있다.
다수의 층들이 외부 종단을 구성할 때, 외부 종단은 전기 도금된 종단 및 무전해 도금된 종단을 포함할 수 있다. 예를 들어, 무전해 도금이 먼저 재료의 초기 층을 증착시키기 위해 사용될 수 있다. 이어서, 도금 기술은 보다 빠른 재료 축적을 허용할 수 있는 전기 화학 도금 시스템으로 전환될 수 있다.
도금 방법으로 도금 종단을 형성할 때, 디바이스의 본체로부터 노출된 내부 전극 층들의 리드 탭의 선단에는 도금액이 제공된다. 실시함으로써, 일 실시예에서, 디바이스는 도금액에 침지될 수 있다.
도금 용액은 전도성 금속과 같은 전도성 재료를 함유하여 도금된 종단을 형성하는데 사용된다. 이러한 전도성 물질은 상기 언급된 재료 중 임의의 것 또는 당 업계에 일반적으로 알려진 임의의 것일 수 있다. 예를 들어, 도금 용액은 도금층 및 외부 종단이 니켈을 포함하도록 니켈 설파 메이트 욕 용액 또는 다른 니켈 용액일 수 있다. 대안으로, 도금 용액은 도금층 및 외부 종단이 구리를 포함하도록 구리 산 욕 또는 다른 적합한 구리 용액일 수 있다.
또한, 도금 용액은 당업계에 일반적으로 알려진 다른 첨가제들을 포함할 수 있음을 이해해야 한다. 예를 들어, 첨가제들은 도금 공정을 보조할 수 있는 다른 유기 첨가제들 및 매체를 포함할 수 있다. 또한, 원하는 pH에서 도금 용액을 사용하기 위해 첨가제들이 사용될 수 있다. 일 실시예에서, 저항 감소 첨가제들은 디바이스 및 리드 탭들의 노출된 앞 가장자리에 도금 재료의 완전한 도금 커버리지 및 본딩을 지원하기 위해 용액들에 사용될 수 있다.
상기 디바이스는 미리결정된 시간 동안 도금액에 노출, 침지 또는 담궈질 수 있다. 이러한 노출 시간은 반드시 제한되는 것은 아니지만 도금된 종단을 형성하기 위해 충분한 도금 재료가 증착되기에 충분한 시간일 수 있다. 이와 관련하여, 이 시간은 교류 유전체 층들 및 내부 전극 층들의 세트 내에서 각각의 내부 전극 층들의 주어진 극성의 리드 탭들의 원하는 노출된 인접 선단들 사이에 연속적인 연결을 형성하기에 충분해야 한다.
일반적으로, 전해 도금과 무전해 도금의 차이점은, 전해 도금은 외부 전원을 사용하는 것과 같은 전기적 바이어스를 사용한다는 것이다. 전해 도금 용액은, 전형적으로, 높은 전류 밀도 범위, 예를 들어, 10 내지 15 amp/ft2(9.4 볼트에서 정격)를 받을 수 있다. 동일한 도금 용액에서 도금된 종단들의 형성을 요구하는 디바이스에 대한 음극 연결 및 고체 재료(예를 들어, 구리(Cu) 도금 용액 내의 구리)에 대한 양극 연결로 연결이 형성될 수 있다. 즉, 디바이스는 도금 용액과 반대 극성으로 바이어스된다. 이러한 방법을 사용하면, 도금액의 전도성 재료는 내부 전극 층들의 리드 탭들의 노출된 선단의 금속으로 끌어 당겨진다.
디바이스를 도금 용액에 침지 또는 적용하기 전에, 다양한 전처리 단계들이 이용될 수 있다. 이러한 단계들은 리드 탭들의 선단들에 대한 도금 재료들의 접착을 촉진, 가속화 및/또는 개선하는 것을 포함하여 다양한 목적으로 수행될 수 있다.
또한, 도금 또는 임의의 다른 전처리 단계들 전에, 초기 세정 단계가 이용될 수 있다. 이러한 단계는 내부 전극 층들의 노출된 납 탭들 상에 형성되는 임의의 산화물 축적을 제거하기 위해 사용될 수 있다. 이 세정 단계는 내부 전극들 또는 다른 전도성 요소들이 니켈로 형성될 때 니켈 산화물의 축적을 제거하는 데 특히 도움을 줄 수 있다. 부품 세정은 산 세정제(acid cleaner)를 포함하는 것과 같은 사전 세정 욕에 완전히 침지함으로써 수행될 수 있다. 일 실시예에서, 노출은 약 10분 정도와 같은 미리 정해진 시간 동안 이루어질 수 있다. 대안적으로, 화학 연마 또는 하르파이징 단계에 의해 세정이 수행될 수도 있다.
또한, 내부 전극층들의 노출된 부분들의 노출된 금속성 선단들을 활성화시키는 단계는 전도성 물질들의 증착을 용이하게하기 위해 수행될 수 있다. 팔라듐 염, (마스크 또는 레이저를 통해) 광 패턴화된 팔라듐 유기 금속 전구체들, 스크린 인쇄 또는 잉크젯 증착된 팔라듐 화합물들 또는 전기영동 팔라듐 침착에 의해 활성화가 달성될 수 있다. 팔라듐-기반 활성화는, 현재 니켈 또는 니켈 합금으로 형성된 노출된 부분에 대한 활성화와 잘 작동하는 활성화 솔루션들의 예로서 단지 개시되어 있음을 이해해야 한다. 그러나, 다른 활성화 솔루션들도 이용될 수 있음을 이해해야 한다.
또한, 전술한 활성화 단계 대신에 또는 그에 부가하여, 활성화 도펀트는 디바이스의 내부 전극 층들을 형성할 때 전도성 재료 내로 도입될 수 있다. 예를 들어, 내부 전극층이 니켈을 포함하고 활성화 도펀트가 팔라듐을 포함하는 경우, 팔라듐 도펀트는 내부 전극층들을 형성하는 니켈 잉크 또는 조성물에 도입될 수 있다. 그렇게 함으로써 팔라듐 활성화 단계가 제거될 수 있다. 유기금속 전구체들과 같은 상기 활성화 방법들 중 일부는, 또한, 디바이스의 일반적인 세라믹 본체에 대한 접착력을 증가시키기 위해 유리 형성제의 동시 전착에 적합하다는 것을 추가로 이해할 수 있다. 위에서 설명한 것처럼 활성화 단계들이 수행되면, 미량의 활성제 물질은 종종 종단 도금 전후에 노출된 전도성 부분들에 남아 있을 수 있다.
또한, 도금 후 후처리 단계들이 또한 사용될 수 있다. 이러한 단계들은 재료들의 접착력을 향상 및/또는 개선시키는 것을 포함하여 다양한 목적으로 수행될 수 있다. 예를 들어, 도금 단계를 수행한 후에, 가열 (또는 어닐링) 단계가 이용될 수 있다. 이러한 가열은 베이킹, 레이저 처리, UV 노출, 마이크로파 노출, 아크 용접 등을 통해 수행될 수 있다.
본원에 지시된 바와 같이, 외부 종단은 적어도 하나의 도금층을 포함한다. 일 실시예에서, 외부 종단은 단지 하나의 도금층을 포함할 수 있다. 그러나, 외부종단들은 복수의 도금층들을 포함할 수 있음을 이해해야 한다. 예를 들어, 외부 종단들은 제1 도금층 및 제2 도금층을 포함할 수 있다. 또한, 외부 종단들은 제3 도금층을 포함할 수 있다. 이들 도금층들의 재료들은 상기에서 언급되고 당업계에 일반적으로 알려진 임의의 것일 수 있다.
예를 들어, 제1 도금층과 같은 하나의 도금층은 구리 또는 구리의 합금을 포함할 수 있다. 제2 도금층과 같은 다른 도금층은 니켈 또는 니켈의 합금을 포함할 수 있다. 제3 도금층과 같은 다른 도금층은 주석, 납, 금 또는 합금과 같은 혼합물을 포함할 수 있다. 대안적으로, 초기 도금층은 주석 또는 금 층들로 도금한 니켈을 포함할 수 있다. 다른 실시예에서, 구리의 초기 도금 층이 형성된 다음 니켈층이 형성될 수 있다.
일 실시예에서, 초기 도금 층 또는 제1 도금 층은 전도성 금속(예를 들어, 구리)일 수 있다. 이후, 이 영역은 밀봉을 위한 저항-중합체 재료를 함유하는 제2 층으로 덮일 수 있다. 이어서, 영역은 저항성 중합체 재료를 선택적으로 제거하기 위해 연마된 다음, 전도성 금속 재료(예를 들어, 구리)를 함유하는 제3 층으로 다시 도금될 수 있다.
초기 도금층 위의 전술한 제2 층은, 땜납 장벽 층, 예를 들어, 니켈-땜납 장벽 층에 해당할 수 있다. 일부 실시예들에서, 상기 언급된 층은 초기 무전해 또는 전해 도금된 층(예를 들어, 도금된 구리) 위에 추가의 금속 층(예를 들어, 니켈)을 전기 도금함으로써 형성될 수 있다. 전술한 땜납 장벽 층을 위한 다른 예시적인 재료들은 니켈-인, 금 및 은을 포함한다. 전술한 땜납 장벽 층상의 제3 층은, 일부 실시예들에서 도금된 Ni, Ni/Cr, Ag, Pd, Sn, Pb/Sn 또는 다른 적절한 도금된 땜납과 같은 전도성 층에 해당할 수 있다.
또한, 금속 도금층이 형성되고 이어서 전기 도금 단계가 실시되어 금속 도금 위에 저항성 합금 또는 고저항 금속 합금 코팅, 예를 들어, 무전해 Ni-P 합금을 제공할 수 있다. 그러나, 본 기술 분야의 통상의 지식을 가진 자가 본 발명의 완전한 개시로부터 이해할 수 있는 바와 같이 임의의 금속 코팅을 포함할 수 있음을 이해해야 한다.
상기 언급된 단계들 중 임의의 단계는 배럴 도금, 유동층 도금 및/또는 관통 도금 종결 공정과 같은 벌크 공정으로서 발생할 수 있으며, 이들 모두는 당업계에 일반적으로 알려져 있다. 이러한 대량 공정들을 통해 여러 구성 요소들을 한 번에 처리할 수 있으므로 효율적이고 신속한 종료 프로세스가 제공된다. 이는 개별 구성 요소 공정이 필요한 후막 종단들의 인쇄와 같은 기존의 종단 방법들에 비해 특히 유리하다.
본원에 기술된 바와 같이, 외부 종단들의 형성은 일반적으로 내부 전극 층들의 리드 탭들의 노출된 선단들의 위치에 의해 안내된다. 이러한 현상은, 외부 도금된 종단들의 형성이 디바이스 상의 선택된 주변 위치들에서 내부 전극층들의 노출된 전도성 금속의 구성에 의해 결정되기 때문에 "자가 결정(self-determining)"으로 지칭될 수 있다.
박막 도금된 종단들을 형성하기 위한 상기 기술의 추가 양태들은, 리터(Ritter) 등이 발명자인 미국 특허 7,177,137 및 7,463,474에 기재되어 있고, 이 특허들은 모든 목적을 위해 본원에 참고로 포함된다. 디바이스 종단들을 형성하기 위한 추가 기술들이 또한 본 기술의 범위 내에 있을 수 있음을 이해해야 한다. 예시적인 대안들은, 도금, 자성, 마스킹, 전기 영동/정전기, 스퍼터링, 진공 증착, 인쇄 또는 후막 전도성 층 또는 박막 전도성 층 모두를 형성하기 위한 다른 기술에 의한 종단들의 형성을 포함하지만 이에 제한되지는 않는다.
다층 전자 디바이스는 크기가 다양할 수 있다. 예를 들어, 일부 실시예들에서, 디바이스는, 약 0.1 mm 이하에서 약 10 mm, 일부 실시예들에서 약 0.5 mm 내지 약 5 mm, 및 일부 실시예들에서 약 1 mm 내지 약 4 mm 범위의 전체 길이(예를 들어, x-방향)를 가질 수 있다. 디바이스는, 약 0.05 mm 내지 약 3 mm, 일부 실시예들에서, 약 0.2 mm 내지 약 2 mm, 일부 실시예들에서, 약 0.5 mm 내지 약 1.5 mm의 범위의 전체 폭(예를 들어, y-방향)을 가질 수 있다.
이제 도면들을 참조하면, 도 1a 및 도 1b는 본 주제에 따른 다층 전자 디바이스의 일 실시예의 제조에서 후속될 수 있는 순차적 단계들의 제1 부분을 도시한다. 도 1a에 도시된 바와 같이, 제1 스크린 인쇄 마스크(100)는 복수의 개구부들을 포함할 수 있다. 3개의 개구부들(110, 112, 114)이 단순화를 위해 도 1a에 도시되어 있다. 그러나, 스크린 인쇄 마스크(100)는 3개보다 많은 개구부들을 가질 수 있음을 이해해야 한다. 일부 실시예들에서, 각각의 개구는 일반적으로 동일한 크기 및 형상을 가질 수 있다.
다양한 스크린 인쇄 마스크들에 대한 다음의 설명 전체에서, 마스크들의 일부들은 명확한 요소들로 도시되어 있지만 다른 부분들은 음영 처리되어있다. 두 경우들 모두, 스크린 인쇄 기술 분야의 당업자에 의해 이해되는 바와 같이 스크린들은 인쇄 재료의 통과를 허용하도록 개방된다. 오히려, 음영은 토론의 목적으로만 해당 영역들에 특별한 관심을 끌기 위해 사용되었다. 예를 들어, 이러한 영역은 대표적으로 완성된 제품의 전극들에 해당할 수 있다.
도 1a를 추가로 참조하여, 본 발명의 양태들에 따르면, 전극들은 복수의 연속적인 적층된 층상들에 인쇄된다. 4개의 연속적인 전극 층들(120 내지 126)이 단순화를 위해 도 1에 도시되어있다. 전극층들(120 내지 126)은 전극간 지지 재료상에 형성되며, 이는 명확성을 위해 도 1a에서 생략되었다. 일부 실시예들에서, 전극간 지지 재료의 층들은 예를 들어 유전체 재료를 포함할 수 있다. 전극 재료는 스크린 인쇄 마스크(100)를 사용하여 지지층들 상에 인쇄될 수 있다. 예를 들어, 스크린 인쇄 마스크(100)는 전극간 재료의 제1 층 상에 배치될 수 있다. 전극 재료의 제1 층(120)은 스크린 인쇄 마스크(100) 내의 복수의 개구부들(110, 112, 114)을 통해 전극간 재료의 제1 층 상에 인쇄되어 제1 전도성 패턴을 형성할 수 있다. 이 단계에서, 스크린 인쇄 마스크(100)는 도 1a에서 볼 때 우측으로 미리결정된 거리만큼 시프트될 수 있다. 제1 층(120)을 인쇄한 후, 전극간 재료의 제2 층은 제1 층의 상부에 배치되거나 증착될 수 있다. 이어서, 스크린 인쇄 마스크(100)는 전극간 재료의 제2 층상에 배치될 수 있고 그리고 제2 도전 패턴을 형성하기 위해 전극 재료의 제2 층(122)을 인쇄하는데 사용될 수 있다. 이 프로세스는 후속 층들, 예를 들어, 제3 층(124), 제4 층(126) 등에 대해 반복될 수 있다. 원하는 수의 층들이 형성된 후, 전극 간 재료의 스택 및 인쇄된 전도성 패턴들은 후술하는 바와 같이 개별 다층 디바이스(128)를 형성하도록 절단될 수 있다.
총 4개의 인쇄 층들의 본 명세서의 설명은 단지 예시적인 것임을 이해해야 한다. 실제 생산에서, 원하는 전기적 및 물리적 특성을 충족시키는 구성 요소를 생성하기 위해 더 많거나 적은 층이 제공될 수 있다. 일부 실시예들에서, 다른 패턴들 및/또는 형상들을 갖는 스크린 인쇄 마스크들은 원하는 다른 전도성 패턴들을 형성하는데 사용될 수 있다. 여기에 서술된 전도성 패턴들은 단지 예시일 뿐이다.
여전히, 도 1a 내지 도 1b를 참조하였을 때, 다층 디바이스의 층들이 인쇄된 후, 개별 디바이스들(128)은 복수의 절단 선들(130, 132, 134)을 따라 층들의 스택으로부터 절단될 수 있다. 예를 들어, 제1 다층 디바이스(128)는 절단 선들(130 및 132) 사이에 형성될 수 있고, 그리고 제2 다층 디바이스(128)는 절단 선들(132 및 134) 사이에 형성될 수 있다.
도 2a 및 2a'를 참조하였을 때, 일부 실시예들에서, 스크린 인쇄 마스크(100)는 예를 들어 쉴드 또는 더미 전극(128)을 형성하도록 위치될 수 있다. 다층 디바이스의 원하는 특성들에 따라 층들의 다양한 구성들이 형성될 수 있다. 도 1a, 도 1b, 도 2a 및 도 2a'를 참조하여 위에서 논의된 바와 같이 다양한 층들(120 내지 126)의 인쇄 후, 개별 디바이스들(128)은 당업자에게 알려진 프로세스들을 사용하여 소성될 수 있다.
도 2b 내지 도 2d를 참조하면, 적층 및 인쇄 후에, 패드는 개별 디바이스들(150)로 절단될 수 있다. 예를 들어, 도 2c를 참조하면, 전극들은 디바이스(150)의 대향면 단부들(154, 156)을 따라 노출된 부분들(144, 146)을 가질 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 노출된 부분들(144, 146)은 절단 작업의 정확성을 나타내는 노출된 폭들을 가질 수 있다.
초기 소성 후, 비전도성 코팅이 디바이스(150) 상에 종단들(160, 162, 164)이 형성되기 전에 적용될 수 있다. 예를 들어, 일부 실시예들에서, 종단들(160, 162, 164)은 종단면들(154, 156)에 종단 재료를 적용함으로써 형성될 수 있다. 일부 실시예들에서, 종단 재료는 또한 차폐 또는 더미 전극(128)일 수 있는 상부 전극들의 노출 영역들(140, 142)에 적용될 수 있다. 종단들(160, 162)은 전극들의 노출된 단부면들(144, 146)과 전기적으로 연결될 수 있다. 일부 실시예들에서, 종단 부들(162 및 164)은 또한 디바이스(150)의 각각의 단부면들(154, 156)에서 최상부 전극 부분(142) 및 노출된 전극부들을 각각 연속적으로 덮을 수 있다.
이제, 도 3을 참조하면, 개별 스크린 인쇄(200)가 본 발명의 양태들에 따라 도시되어 있다. 스크린 인쇄(200)는 복수의 개구부들(110, 112)을 가질 수 있으며, 이는 예를 들어 상술한 바와 같이 전극 간 재료의 층들 상에 전극 재료를 인쇄하여 다층 디바이스를 형성하는데 사용될 수 있다. 복수의 개구부들 중 적어도 하나는 중앙 확대된 섹션(202)을 가질 수 있다. 예를 들어, 일부 실시예들에서, 중앙 확대된 섹션(202)은 길이 방향(204)으로 개구의 길이를 따라 개구(110)의 중간에 위치될 수 있다. 예를 들어, 절단 선들(130)은 개구(110)의 중앙 확대된 섹션들(202)과 교차할 수 있다.
도 4a를 참조하면, 일부 실시예들에서, 개구(100)가 예를 들어 상술한 인쇄 공정 동안 전극간 재료의 층들 상에 전극 형상(300)을 형성하도록 개구(100)는 형상화될 수 있다. 전극 형상(300)은 스크린 인쇄 마스크(100)의 개구들(110)의 중앙 확대된 섹션(202)의 결과로서 중앙 확대된 부분(301)을 가질 수 있다. 전극 형상(300)은 길이 방향(204)으로 연장되는 메인 부분(302)을 가질 수 있고, 메인 부분(302)은 길이 방향(204)에 수직인 측면 방향(306)으로 메인 폭(304)을 가질 수 있다. 중앙 확대된 부분(301)은 가로 방향으로 메인 폭(304)을 넘어 연장될 수 있다. 예를 들어, 전극 형상(300)은 메인 폭(304)보다 큰 최대베이스 폭(310)을 갖는 베이스 부분(308)을 가질 수 있다. 베이스 부분(308)은 길이 방향(204)으로 폭 프로파일을 가질 수 있다. 폭 프로파일은 메인 부분(302)의 메인 폭(304)에 대한 중앙 확대된 부분(301) 및/또는 베이스 부분(308)의 형상을 정의한다.
전술한 바와 같이, 일부 실시예들에서, 전극 형상들(300)은 절단 선들(130)을 따라 한 쌍의 전극들로 절단될 수 있다. 일부 실시예들에서, 절단 선들(130)은 길이 방향(204)으로 각각의 전극 형상들(300)의 측면 중심선들을 따라 실질적으로 연장될 수 있다. 도 4b는 전극 형상(300)이 한 쌍의 전극들로 절단되기 전의 전극 형상(300)의 중앙 확대된 부분(301)의 일 실시예의 폭 프로파일(318)을 도시한다. 폭 프로파일(318)은, 중앙 확대된 부분(301)(또는 베이스 부분(308))이 메인 부분(302)의 메인 폭(304)을 넘어 연장되는 측면 방향(306)에서의 거리로 정의될 수 있다. 폭 프로파일의 적어도 일부는, 아래에서 더 상세히 설명되는 바와 같이, 0도 초과 및 90도 미만의 길이 방향에 대해 각도로 경사질 수 있다.
도 4b를 참조하면, 위에서 논의된 것처럼, 일부 예들에서, 전극 형상들(300)은 절단 선(130)의 원하는 위치와 다를 수 있는 실제 절단 위치(320)를 따라 절단될 수 있다. 일부 실시예들에서, 중앙 확대된 부분(301)은 중앙 확대된 부분(301)의 중앙에 위치된 편평한 영역(314)을 포함할 수 있다. 편평한 영역(314)은 길이 방향(204)으로 길이(브래킷(314)으로도 표시됨)를 가질 수 있다. 편평한 영역의 길이는 (예를 들어, 원하는 성능 특성들을 달성하거나 또는 품질 목표 및/또는 표준을 충족시키기 위해) 층들의 스택을 절단하는데 필요한 정확도에 기초하여 선택될 수 있다. 일부 실시예들에서, 경사진 부분 또는 곡선 부분(316)은 편평한 영역의 어느 한 측면 상에 배치될 수 있다. 경사진 부분 또는 곡선 부분(316)은 길이 방향(204)으로 길이(브래킷(316)으로도 표시됨)를 가질 수 있다. 따라서, 중앙 확대된 부분은 편평한 영역(314)(존재한다면)의 길이 및 경사진 부분 또는 곡선 부분 (316)의 길이를 포함하는 길이 방향의 길이를 가질 수 있다.
절단 선(130)을 따라 정확하게 절단하는 것과 관련된 어려움으로 인해, 실제 절단 위치(320)는 절단 선(130)의 원하는 위치와 완벽하게 정렬되는 대신 경사 부분 또는 곡선 부분(316)과 교차할 수 있다. 결과적으로, 절단 동안 디바이스의 면 단부들을 따라 형성된 한 쌍의 전극들의 단부들은, 예를 들어, 도 4a에 도시된 바와 같이 노출된 폭(322)을 가질 수 있다. 일부 경우들에서, 층들의 패드가 인쇄, 적층 및 개별 구성 요소로 절단되면 전극 쌍의 단부들 만이 보일 수 있다. 따라서, 노출된 폭(322)을 측정하는 것은 절단 동작과 관련된 절단 정확도를 결정하는 유용한 방법일 수 있다. 일부 실시예들에서, 절단 정확도는 실제 절단 위치(320)와 절단 선들(130)의 원하는 위치 사이의 길이 방향 거리로 정의될 수 있다. 즉, 중앙 확대된 부분들(301)은 노출된 폭(322)이 절단 정확도를 나타낼 수 있도록 형상화될 수 있다. 예를 들어, 폭 프로파일(318)은, 노출된 폭(322)이 절단 정확도를 결정하기 위해 폭 프로파일(318)과 상관될 수 있는 알려진 형상을 가질 수 있다.
계속 도 4b를 참조하면, 경사진 부분 또는 곡선 부분(316)은 0도보다 크고 90도보다 작은 길이 방향에 대해 각도(324)로 기울어질 수 있다. 예를 들어, 일부 실시예들에서, 경사진 부분 또는 곡선 부분(316)은, 예를 들어, 도 4b에 도시된 바와 같이 길이를 따라 일정한 경사를 갖는 직선 에지를 가질 수 있다.
일부 실시예들에서, 중앙 확대된 부분(301)의 편평한 영역(314)은 전극 형상(300)의 최대 베이스 폭(310)을 가질 수 있다. 편평한 영역(314)의 길이 방향 (204)에서의 길이는 절단 선들(130)의 원하는 위치로부터 절단 선들(130)의 실제 위치에서의 허용 가능한 편차에 대응할 수 있다. 따라서, 전극 형상(300)이 한 쌍의 전극들로 절단되면, 노출된 폭(322)이 최대 베이스 폭(310)보다 작은 경우, 스택이 수용 가능한 절단 영역 외부로 떨어지는 절단 선(310)을 따라 절단되었다는 것을 쉽게 결정할 수 있다.
도 4c 및 도 4d를 참조하면, 일부 실시예들에서, 곡선 부분(316)은 예를 들어 도 4c에 도시된 바와 같이 오목한 원 호일 수 있다. 일부 실시예들에서, 중앙 확대된 부분(301)은 예를 들어 도 4d에 도시된 바와 같이 볼록한 원 호일 수 있다. 도 4e를 참조하면, 일부 실시예들에서, 중앙 확대된 부분(301)은 편평한 영역 (314)을 전혀 포함하지 않을 수 있고, 대신에 경사 부분들(316)은 점을 형성할 수 있다. 일부 실시예들에서, 점은 절단 선(130)에 대한 원하는 절단 위치와 정렬될 수 있다. 도 4f를 참조하면, 일부 실시예들에서, 중앙 확대된 부분(301)은, 예를 들어, 반원형 형상 또는 타원형 형상을 갖는 단일 곡선 부분(316)을 포함할 수 있다.
도 5를 참조하면, 본 발명의 양태들은 다층 전자 디바이스를 제조하는 방법(500)에 관한 것이다. 일반적으로, 방법(500)은 도 1 내지 도 4를 참조하여 전술 한 스크린 인쇄 마스크(100) 및 전극 형상들(300)을 참조하여 본 명세서에서 서술될 것이다. 그러나, 개시된 방법(500)은 임의의 적합한 스크린 인쇄 마스크 및 전극 형상들로 구현되어, 예를 들어, 커패시터들, 배리스터들, 인덕터들 및 임의의 적합한 유형의 디바이스 어레이들을 포함하는 임의의 적합한 다층 디바이스를 형성할 수 있음을 이해해야 한다. 또한, 비록 도 5가 예시 및 논의를 위해 특정 순서로 수행된 단계들을 도시하지만, 본원에서 논의된 방법들은 임의의 특정 순서 또는 배열로 제한되지 않는다. 본원에 제공된 발명들을 사용하는 당업자는, 본원에 개시된 방법들의 다양한 단계들이 본 발명의 범위를 벗어나지 않으면서 다양한 방식들로 생략, 재배열, 조합 및/또는 조정될 수 있음을 이해할 것이다.
도 5를 참조하면, 방법(500)은 502에서, 스크린 인쇄 마스크(100)를 지지 재료의 층 상에 배치하는 단계를 포함할 수 있다. 예를 들어, 스크린 인쇄 마스크 (100)는 당업계에 알려진 바와 같이 자동화된 프로세스를 통해 배치될 수 있다.
방법(500)은, 단계 504에서, 스크린 인쇄 마스크(100)를 사용하여 지지 재료 층 상에 전도성 패턴을 인쇄하는 단계를 포함할 수 있다. 전도성 패턴은 각각의 중앙 확대된 부분(301)을 갖는 복수의 전극 형상들(300)을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 전도성 패턴을 인쇄하는 단계는 스크린 인쇄 마스크에서 복수의 개구들(110)을 통해 전극 재료를 적용하는 단계를 포함할 수 있고, 그리고 복수의 개구들(100)은 복수의 전극 형상들(300)의 중앙 확대된 부분(301)을 형성하기 위해 각각의 중앙 확대된 섹션들(202)을 포함할 수 있다. 일부 실시예들에서, 전도성 패턴을 인쇄하는 단계는 복수의 전극 형상들(300)의 중앙 확대된 부분들(301)을 형성하는 단계를 포함할 수 있어, 중앙 확대된 부분들(301)은 복수의 전극 형상들 중 적어도 하나의 측면 중심선을 향해 0도보다 크고 90도보다 작은 길이 방향(204)의 각도로 비스듬히 기울어지는 각각의 에지 부분을 포함한다.
방법(500)은 단계 506에서, 복수의 절단 선들(130)을 따라 지지 재료 층 및 전도성 패턴을 절단하는 단계를 포함할 수 있다. 일부 실시예들에서, 절단 선들(130)은 복수의 전극 형상들(300) 중 적어도 하나가 한 쌍의 전극들로 분할되도록 중앙 확대된 부분들(301)과 교차할 수 있다. 생성된 한 쌍의 전극들 중 하나 이상은 절단 정확도를 나타내는 노출된 폭(322)을 가질 수 있다.
일부 실시예들에서, 방법은 또한 복수의 전극 형상들(300) 중 적어도 하나의 절단 폭(322)에 기초하여 절단 정확도를 결정하는 단계를 포함할 수 있다. 주어진 절단 선(130)에 대한 절단 정확도는 절단 선(130)의 실제 위치(320)와 절단 선들(130)의 원하는 절단 위치 사이의 길이 방향 오프셋으로 정의될 수 있다. 일부 실시예들에서, 절단 정확도를 결정하는 단계는, 절단 폭(322)을 절단 선들(130) 중 적어도 하나와 원하는 절단 위치 사이의 길이 방향 오프셋과 관련시키는 알려진 폭 프로파일(318)을 참조하는 단계를 포함할 수 있다.
일부 실시예들에서, 방법(500)은 또한 비전도성 코팅을 다층 전자 디바이스에 적용하는 단계를 포함할 수 있다. 비전도성 코팅은 모든 노출된 부분 미만(예를 들어, 한 쌍의 전극들의 전체 노출 폭 미만)에 적용될 수 있다. 일부 실시예들에서, 방법(500)은 절단 선들(130)을 따라 전극 형상(300)을 절단함으로써 형성된 한 쌍의 전극들 중 하나와 전기적으로 연결된 제1 단자 및 한 쌍의 전극들 중 다른 하나와 전기적으로 연결된 제2 단자를 형성하는 단계를 또한 포함할 수 있다.
본 주제는 특정 실시예들에 대하여 상세하게 서술되었지만, 당업자는 전술한 내용을 이해하면 그러한 실시예들에 대한 변경, 변형 및 등가물을 용이하게 생성할 수 있음을 이해할 것이다. 따라서, 본 발명의 범위는 제한적인 것이 아니라 예시적인 것이며, 본 개시 내용은 당업자에게 명백한 바와 같이 본 주제에 대한 이러한 변경, 변형 및/또는 추가를 포함하는 것을 배제하지 않는다.

Claims (18)

  1. 다층 전자 디바이스를 제조하는 방법으로서,
    지지 재료(support material) 층 상에 스크린 인쇄 마스크를 배치하는 단계와;
    상기 스크린 인쇄 마스크를 사용하여 지지 재료 층 상에 전도성 패턴을 인쇄하는 단계 - 상기 전도성 패턴은 각각의 중앙 확대된 부분(central enlarged portion)을 포함하는 복수의 전극 형상들을 포함하며 - 와; 그리고
    상기 복수의 전극 형상들 중 적어도 하나가 절단 폭을 따라 한 쌍의 전극들로 분할되도록, 상기 중앙 확대된 부분들과 교차하는 복수의 절단 선들을 따라 지지 재료 층 및 전도성 패턴을 절단하는 단계를 포함하고,
    상기 복수의 전극 형상들 중 적어도 하나의 절단 폭은 상기 절단 선들 중 적어도 하나와 관련된 절단 정확도를 나타내는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 전도성 패턴을 인쇄하는 단계는, 상기 스크린 인쇄 마스크의 복수의 개구(opening)들을 통해 전극 재료를 적용하는 단계를 포함하고, 상기 복수의 개구들은 각각의 중앙 확대된 섹션을 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 전도성 패턴을 인쇄하는 단계는, 상기 복수의 전극 형상들이 길이 방향으로 연장되는 각각의 길이를 갖도록 상기 복수의 전극 형상들을 형성하는 단계를 포함하고, 그리고
    상기 지지 재료 층 및 전도성 패턴을 절단하는 단계는, 상기 길이 방향에 수직인 측면 방향으로 실질적으로 연장되는 상기 복수의 절단 선들을 따라 절단하는 단계를 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 복수의 전극 형상들 중 적어도 하나의 절단 폭을 측정하는 단계를 더 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  5. 제4항에 있어서,
    상기 복수의 전극 형상들 중 적어도 하나의 절단 폭에 기초하여 절단 정확도를 결정하는 단계를 더 포함하고, 상기 절단 정확도는 상기 절단 선들 중 적어도 하나와 원하는 절단 위치 사이의 길이 방향 오프셋인 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 절단 정확도를 결정하는 단계는, 상기 절단 선들 중 적어도 하나와 상기 원하는 절단 위치 사이의 길이 방향 오프셋과 상기 절단 폭을 관련시키는 폭 프로파일(width profile)을 참조하는 단계를 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 전도성 패턴을 인쇄하는 단계는 상기 복수의 전극 형상들의 중앙 확대된 부분들을 형성하는 단계를 포함하여, 상기 중앙 확대된 부분들은 상기 복수의 전극 형상들 중 적어도 하나의 중심선을 향해 0도보다 크고 90도보다 작은 길이 방향의 각도로 기울어지는 각각의 에지 부분을 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  8. 제1항에 있어서,
    상기 복수의 절단 선들을 따라 지지 재료 층을 절단하는 단계는, 실질적으로 상기 중앙 확대된 부분의 측면 중심선을 따라 상기 복수의 전극 형상들 중 적어도 하나를 절단하는 단계를 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  9. 제1항에 있어서,
    상기 한 쌍의 전극들의 노출된 부분보다 적은 부분에서 비 전도성 코팅을 상기 다층 전자 디바이스에 적용하는 단계를 더 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  10. 제1항에 있어서,
    상기 한 쌍의 전극들 중 하나와 전기적으로 연결된 제1 단자 및 상기 한 쌍의 전극들 중 다른 것과 전기적으로 연결된 제2 단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는
    다층 전자 디바이스를 제조하는 방법.
  11. 복수의 층들을 포함하는 다층 전자 디바이스로서,
    상기 복수의 층들은 전극들을 포함하고,
    복수의 상기 전극들 중 적어도 하나는:
    길이 방향으로 연장되는 메인 부분(main portion) - 상기 메인 부분은 상기 길이 방향에 수직인 측면 방향으로 메인 폭(main width)을 가지며 - 과; 그리고
    상기 메인 폭보다 큰 최대 베이스 폭을 가지는 베이스 부분을 포함하고,
    상기 베이스 부분은 상기 길이 방향으로 폭 프로파일을 가지며, 상기 폭 프로파일의 적어도 일부는 길이 방향에 대해 0도보다 크고 90도보다 작은 각도로 기울어진 것을 특징으로 하는
    다층 전자 디바이스.
  12. 제11항에 있어서,
    상기 폭 프로파일은 상기 길이 방향에 평행하게 연장되는 편평한 영역(flat region)을 포함하는 것을 특징으로 하는
    다층 전자 디바이스.
  13. 제11항에 있어서,
    상기 폭 프로파일의 편평한 영역은, 상기 최대 베이스 폭을 갖고 그리고 상기 복수의 전극들 중 적어도 하나의 단부에 인접하여 위치되는 것을 특징으로 하는
    다층 전자 디바이스.
  14. 제11항에 있어서,
    상기 편평한 영역은 길이 방향으로 200 ㎛ 미만의 길이를 갖는 것을 특징으로 하는
    다층 전자 디바이스.
  15. 제11항에 있어서,
    상기 편평한 영역은 상기 길이 방향으로 길이를 갖고, 상기 다층 전자 디바이스는 상기 길이 방향으로 전체 길이를 가지며, 그리고 상기 다층 전자 디바이스의 전체 길이의 길이 대 상기 편평한 영역의 길이의 비는 약 5보다 큰 것을 특징으로 하는
    다층 전자 디바이스.
  16. 제11항에 있어서,
    상기 베이스 부분은 약 300 ㎛ 미만의 길이 방향의 길이를 갖는 것을 특징으로 하는
    다층 전자 디바이스.
  17. 제11항에 있어서,
    상기 다층 전자 디바이스는 상기 길이 방향으로 전체 길이를 갖고, 상기 베이스 부분은 상기 길이 방향으로 길이를 가지며, 그리고 상기 다층 전자 디바이스의 전체 길이의 길이 대 상기 베이스 부분의 길이의 비는 약 5보다 큰 것을 특징으로 하는
    다층 전자 디바이스.
  18. 제11항에 있어서,
    기울어진 상기 폭 프로파일의 일부는 상기 길이 방향으로 약 200 ㎛ 미만의 길이를 갖는 것을 특징으로 하는
    다층 전자 디바이스.
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