JP3186199B2 - 積層型バリスタ - Google Patents

積層型バリスタ

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JP3186199B2 JP11208592A JP11208592A JP3186199B2 JP 3186199 B2 JP3186199 B2 JP 3186199B2 JP 11208592 A JP11208592 A JP 11208592A JP 11208592 A JP11208592 A JP 11208592A JP 3186199 B2 JP3186199 B2 JP 3186199B2
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晃慶 中山
和敬 中村
康信 米田
行雄 坂部
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株式会社村田製作所
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能する積層型バリスタに関し、特に静電気放電に対
する破壊耐量を向上できるようにした構造に関する。
【0002】
【従来の技術】近年、産業用機器,家電製品,及び通信
機器等のあらゆる装置にマイクロコンピュータが搭載さ
れるようなっている。このマイクロコンピュータが搭載
された機器では、半導体素子によるデジタル制御処理が
行われることから、静電気放電等の電磁障害に伴う半導
体素子の破壊や誤動作が生じるおそれがある。このよう
な機器内部へのEMIノイズの侵入経路は電源部分,及
び信号配線部分が多いことから、この電源部,信号配線
部の入出力部分に用いられるノイズフィルタの役割が重
要視されている。
【0003】このようなノイズフィルタとして、従来、
コンデンサ素子,コンデンサとインダクタとの複合系素
子,インダクタ素子,あるいはバリスタ素子が用いられ
ている。上記コンデンサ素子を用いた場合は、微小ノイ
ズを除去するという点では優れているものの、静電気放
電のような高速,かつ高電圧パルスが侵入するとコンデ
ンサに電荷が蓄積されることから、何回も繰り返し侵入
するノイズに対しては十分な吸収能力を示さない。これ
はインダクタ素子についても同様のことがいえる。ま
た、コンデンサとインダクタとの複合素子の場合は、ホ
ワイトノイズ等の吸収には適しているものの、共振周波
数帯のトランジェント・ノイズはそのまま通過させてし
まうことから、回路を保護できない。また高電圧ノイズ
に対しては波形を変えることは可能であるが、大きな波
高値を抑えることができない。一方、バリスタ素子を用
いた場合は、コンデンサのような電荷の蓄積がないこと
から、静電気放電や過渡的なサージ電流等のトランジェ
ント・ノイズの吸収には適している。
【0004】また、近年の電子機器の分野においては、
小型化,IC化,集積化が急速に進んでおり、これに伴
ってバリスタ素子においても実装密度の向上を図るため
の超小型化,あるいは低電圧化の要求が強くなってい
る。しかし上記従来のバリスタ素子はディスクタイプが
一般的であることから、超小型化,低電圧化の要求には
対応できない。このような要求に対応するものとして、
ディスク型に代わる積層型バリスタが提案されている
(例えば、特公昭58-23921号公報参照) 。この積層型バ
リスタは、半導体セラミクス層と内部電極とを交互に重
ねてなる積層体を一体焼結して焼結体を形成し、この焼
結体の両端面に上記各内部電極の一端面が接続される外
部電極を形成して構成されている。この積層型バリスタ
によれば、上記半導体セラミクス層の結晶粒子を巨大に
成長させることなく内部電極間の粒界数を小さくするこ
とが可能であることから、動作電圧の低電圧化が実現で
き、小型化にも対応できる。
【0005】
【発明が解決しようとする課題】しかしながら上記従来
の積層型バリスタでは、静電気放電に対する破壊耐圧が
低く、ノイズ対策部品として採用する際の信頼性が低い
という問題がある。例えば、市販されている積層型バリ
スタは、静電気放電による破壊耐圧は10KVより低いもの
がほとんどであることから、人体の移動等により発生す
る15KV程度の静電気で破壊し易くなっており、この点で
の改善が要請されている。
【0006】本発明は上記従来の状況に鑑みてなされた
もので、小型化,低電圧化の要求に対応できるととも
に、静電気放電に対する破壊耐圧を向上してノイズ対策
部品としての信頼性を向上できる積層型バリスタを提供
することを目的としている。
【0007】
【課題を解決するための手段】本件発明者らは、従来の
積層型バリスタにおいて静電気放電に対する破壊耐圧が
低くなっている原因について検討したところ、以下の点
を見出した。上記積層型バリスタの電圧非直線特性は、
内部電極とセラミクス半導体結晶粒子との接合界面,及
び半導体結晶粒子同士の接合界面(結晶粒界)で形成さ
れるショットキー障壁を利用して得られることは周知で
ある。この各結合界面において、静電気放電のような高
速,かつ高電圧のパルスを印加した場合のイミュニティ
は、上記内部電極と結晶粒子との結合界面の方が圧倒的
に大きく、結晶粒子同士の結合界面の方は小さいことが
判明した。つまり、従来の積層型バリスタは結晶粒子同
士の結合界面を多く含んでいることから、それだけ破壊
耐圧が低くなっていることを見出した。このことから、
結晶粒子同士の結合界面を少なくし、内部電極と結晶粒
子との結合界面をできるだけ多くすることによって、静
電気放電に対する破壊耐圧を向上できることに想到し、
本発明を成したものである。
【0008】そこで本発明は、セラミクス焼結体の内部
に少なくとも一対の内部電極を、電圧非直線特性を発現
するセラミクス層を挟んで重なり合うように埋設してな
る積層型バリスタにおいて、上記互いに対向する内部電
極間に、該両内部電極に接触するセラミクス結晶粒子を
少なくとも1つ以上存在させたことを特徴としている。
【0009】
【作用】本発明に係る積層型バリスタによれば、内部電
極間に、該両内部電極に接触するセラミクス結晶粒子を
存在させたので、この両方の内部電極に接触する結晶粒
子を多くすることによって、電圧非直線特性を発現する
内部電極と結晶粒子との結合界面を増やすことができ
る。その結果、静電気放電に対する破壊耐圧を向上で
き、ノイズ吸収素子としての信頼性を向上できる。
【0010】
【実施例】以下、本発明の実施例を図について説明す
る。図1及び図2は本発明の一実施例による積層型バリ
スタを説明するための図である。図において、1は本実
施例の積層型バリスタである。このバリスタ1は直方体
状のもので、ZnOを主成分とする半導体セラミクス層
2とPtからなる内部電極3とを交互に積層するととも
に、これの最上部,最下部にダミーとしてのセラミック
層6を重ねて積層し、この積層体を一体焼結して焼結体
4を形成して構成されている。
【0011】また、上記各内部電極3の一端面3aは焼
結体4の左, 右端面4a,4bに交互に露出されてお
り、残りの他の端面はセラミック層2の内側に位置して
焼結体4内に封入されている。
【0012】さらに上記焼結体4の左, 右端面4a,4
bにはAgからなる外部電極5が形成されており、該外
部電極5は上記内部電極3の一端面3aに電気的に接続
されている。また上記焼結体4の表面部分,及び内部に
はガラスが拡散されており、これにより漏れ電流の低減
を図るとともに、湿度等に対する耐環境性を向上するよ
うにしている。
【0013】そして、上記焼結体4の各内部電極3間に
挟まれた部分は電圧非直線特性を発現する半導体セラミ
クス層2となっており、このセラミクス層2は厚さ20μ
m 以下に設定されている。また上記セラミクス層2は、
平均粒径10μm 程度の結晶粒子により構成されており、
この中には互いに対向する内部電極3の両方に接触する
結晶粒子7が存在している。
【0014】本実施例によれば、対向する内部電極3間
にこの両方に接触する結晶粒子7を形成したので、電圧
非直線特性を発現する結晶粒子同士の結合界面を少なく
して、内部電極3と結晶粒子7との結合界面を増やすこ
とができ、それだけ静電気放電のような高速,高圧パル
スに対する破壊耐圧を向上できる。ちなみに、従来構造
では静電気耐量が10KV程度であったのに対して、本実施
例では20KV以上に向上でき、ノイズ対策部品としての信
頼性を向上できる。
【0015】次に本実施例の積層型バリスタ1の製造方
法について説明する。まず、ZnO(96.5モル%),Bi
2 3 (1.0 モル%),Co2 3 (1.0 モル%),MnO
(1.0 モル%),Sb2 3 (0.5 モル%) をそれぞれ上
記モル比で混合してなるセラミクス粉末に、B2 3
SiO2 ,及びZnOからなるガラス粉末を1.0 重量%
加えてセラミクス材料を形成する。この材料を平均粒径
が10μm 程度となるよう粉砕混合してセラミクス原料を
調製する。
【0016】上記セラミクス原料にブチラール系の有機
バインダを混合し、リバース・ローラ・コータ方式によ
り、厚さ20μm 以下のセラミクスグリーンシートを形
成し、これを所定の大きさ,矩形形状に切り出して複数
のセラミクス層2を形成する。これにより、このセラミ
クス層2にはこれの厚さ方向に単独で存在する結晶粒子
7が複数個形成されることとなる。また、厚さ50μm
のグリーンシートを形成し、これを所定の大きさ,矩形
形状に切り出してダミーとしてのセラミクス層6を形成
する。
【0017】次に、Ptにビヒクルを混合してなる電極
ペーストを作成し、このペーストを上記セラミクス層2
の上面にスクリーン印刷して内部電極3を形成する。こ
の場合、内部電極3の一端面3aのみがセラミクス層2
の外縁に位置し、残りの端面はセラミクス層2の内側に
位置するように形成する。
【0018】次に、図2に示すように、上記セラミクス
層2と内部電極3とが交互に重なり、かつ各内部電極3
の一端面3aがセラミクス層2の両外縁に交互に位置す
るように積層し、さらにこれの上面,下面にダミー用セ
ラミクス層6を重ねる。次いで、これの積層方向に2to
n/cm2 の圧力を加えて圧着し、積層体を形成する。この
積層体を所定寸法に切断し、これを空気中にて1200℃で
3時間焼成して焼結体4を得る。
【0019】次いで、外径50mmφ, 内径40mmφ, 深さ40
mmのアルミナ磁器ポット内に、上記焼結体4を収容する
とともに、ホウケイ酸亜鉛ガラス粉末を添加する。この
場合、焼結体50g に対してガラス粉末は1gとなるよう
にする。そして上記ポットを20rpm で回転させながら、
上記ガラス粉末の軟化点以上の700 ℃に加熱し、10分間
熱処理を行う。これにより上記焼結体4内にガラスを浸
透拡散させる。
【0020】最後に、上記焼結体4の左, 右端面4a,
4bにAgペーストを塗布し、この後600 ℃で10分間焼
き付けて外部電極5を形成する。これにより本実施例の
積層型バリスタ1が製造される。
【0021】
【表1】
【0022】表1は、上記製造方法により得られた積層
型バリスタ1の効果を確認するために行った試験結果を
示す。この試験は、内部電極3間に挟まれたセラミクス
層2の厚さをそれぞれ10μm ,15 μm ,20 μm に変化さ
せて本実施例試料No. 1〜3を作成した。そして、この
各試料のバリスタ電圧( V1mA ) ,電圧非直線係数(α)
,IR(MΩ),制限電圧( V15A ) , 静電気耐量(KV),
及びサージ耐量(A) を測定した。ここで、上記IRはバ
リスタ電圧の50%の電圧を印加したときの抵抗値、また
制限電圧は15A の電流を流したときの外部電極間の電圧
値、さらに静電気耐量はIEC801-2にもとづく静電気
パルスを1秒間隔で10回印加した後のバリスタ電圧の
変化率(ΔV1mA )が±10%以内となる最大帯電電圧値
である。さらにまた、上記サージ耐量はバリスタ素子に
8/20 μsec の標準インパルス電流を5分間隔で2回印
加した後のバリスタ電圧の変化率(ΔV1mA )が±10%
以内となる最大電流波高値である。また、比較するため
にセラミクス層の厚さを25μm ,30μm とした従来試料
No. 4,5についても同様の測定を行った。
【0023】表1からも明らかなように、比較試料No.
4及び5の場合は、制限電圧比が8.2,9.9Vと大きく、サ
ージ耐量が70A,50A と小さい。また静電気耐量は8,5KV
と小さく、破壊耐圧が低い。これは従来の積層型バリス
タは、セラミクス層の厚さ方向における結晶粒子が複数
個存在していることから、それだけ結晶粒子同士の結合
界面が多くなり、その結果破壊耐圧が低くなっている。
これに対して、本実施例試料No. 1〜3の場合は、サー
ジ耐量が150 〜120Aと高く、しかも静電気耐量が30〜24
KVと高くなっており、破壊耐圧が大幅に向上している。
このようにセラミクス層の厚さ方向における結晶粒子の
数を1つにして内部電極と結晶粒子との結合界面を多く
することによって、破壊耐圧を向上できることがわか
る。また、本実施例試料No. 1〜3の場合は、バリスタ
電圧が3.9V, 電圧非直線係数が58〜55, 制限電圧比が5.
5 〜6.5Vと、従来試料に比べていずれも向上している。
【0024】図3は、上記実施例試料No. 1〜3を研磨
した後、マーサルエッチングし、これを顕微鏡で観察し
た結晶粒子の粒子構造を示す図である。図中、3は内部
電極,7は結晶粒子である。同図からも明らかなよう
に、本実施例試料のZnO結晶粒子の平均粒径は10.3μ
m であり、かつ互いに対向する内部電極3間に両電極に
接触するZnO結晶粒子7が存在していることが確認で
きる。一方、厚さ25,30μm の従来試料の場合は、両内
部電極に接触する結晶粒子は全く存在していなかった。
【0025】
【発明の効果】以上のように本発明に係る積層型バリス
タによれば、内部電極間に、該両内部電極に接触するセ
ラミクス結晶粒子を少なくとも1つ以上存在させたの
で、静電気放電に対する破壊耐圧を向上でき、ノイズ対
策部品として採用する場合の信頼性を向上できる効果が
ある。
【図面の簡単な説明】
【図1】本発明の一実施例による積層型バリスタを説明
するための断面図である。
【図2】上記実施例の積層型バリスタの製造方法を示す
分解斜視図である。
【図3】上記実施例の内部電極間の粒子構造を示す図で
ある。
【符号の説明】
1 積層型バリスタ 2 半導体セラミクス層 3 内部電極 4 焼結体 7 セラミクス結晶粒子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂部 行雄 京都府長岡京市天神2丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 昭62−162308(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01C 7/02 - 7/22

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 セラミクス焼結体の内部に少なくとも一
    対の内部電極を、電圧非直線特性を発現する半導体セラ
    ミクス層を挟んで重なり合うように埋設してなる積層型
    バリスタにおいて、上記互いに対向する内部電極間に、
    該両内部電極に接触するセラミクス結晶粒子を少なくと
    も1つ以上存在させたことを特徴とする積層型バリス
    タ。
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JP2002197621A (ja) * 2000-12-28 2002-07-12 Hitachi Ltd 磁気抵抗効果型ヘッド、その製造方法、及び磁気記録再生装置
JP5023771B2 (ja) * 2007-03-30 2012-09-12 Tdk株式会社 積層電子部品
WO2015098728A1 (ja) * 2013-12-25 2015-07-02 Tdk株式会社 積層型セラミック電子部品

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