JP3259137B2 - 積層型チップバリスタの製造方法 - Google Patents
積層型チップバリスタの製造方法Info
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- JP3259137B2 JP3259137B2 JP18330898A JP18330898A JP3259137B2 JP 3259137 B2 JP3259137 B2 JP 3259137B2 JP 18330898 A JP18330898 A JP 18330898A JP 18330898 A JP18330898 A JP 18330898A JP 3259137 B2 JP3259137 B2 JP 3259137B2
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Description
【０００１】
【発明の属する技術分野】本発明は、端子電極の半田喰
われを防ぎ、また、半田付け性を高めるためのメッキ被
膜を電解メッキで形成する積層型チップバリスタの製造
方法に関するものである。
われを防ぎ、また、半田付け性を高めるためのメッキ被
膜を電解メッキで形成する積層型チップバリスタの製造
方法に関するものである。
【０００２】
【従来の技術】一般に、積層型チップバリスタにおいて
は、バリスタ素子の両端面に塗布する銀（Ａｇ）の導電
ペーストを焼付け処理することにより内部電極と電気的
に接続する焼付け電極層を形成してから、その焼付け電
極層の半田喰われを防ぐ耐熱性の良好なニッケル（Ｎ
ｉ）のメッキ被膜を電解メッキし、更に、半田付け性の
良好な錫（Ｓｎ）または錫ー鉛（Ｐｂ）合金のメッキ被
膜を電解メッキし、端子電極を形成することが行なわれ
ている。
は、バリスタ素子の両端面に塗布する銀（Ａｇ）の導電
ペーストを焼付け処理することにより内部電極と電気的
に接続する焼付け電極層を形成してから、その焼付け電
極層の半田喰われを防ぐ耐熱性の良好なニッケル（Ｎ
ｉ）のメッキ被膜を電解メッキし、更に、半田付け性の
良好な錫（Ｓｎ）または錫ー鉛（Ｐｂ）合金のメッキ被
膜を電解メッキし、端子電極を形成することが行なわれ
ている。
【０００３】そのメッキ被膜を形成する際に、凹凸がバ
リスタ素子の表面にあると、電界が突起部分に集中し易
いところから、メッキ被膜が突起部分で形成され、更
に、突起部分が核となって周囲の素子表面まで広がって
しまう事態が生ずる。これに加えて、表面の凹凸は半田
リフロー時のハロゲン系活性化剤を含むフラックスが付
着し固化し易くさせることにより、漏洩電流が増大する
要因の一つともなっている。
リスタ素子の表面にあると、電界が突起部分に集中し易
いところから、メッキ被膜が突起部分で形成され、更
に、突起部分が核となって周囲の素子表面まで広がって
しまう事態が生ずる。これに加えて、表面の凹凸は半田
リフロー時のハロゲン系活性化剤を含むフラックスが付
着し固化し易くさせることにより、漏洩電流が増大する
要因の一つともなっている。
【０００４】従来、その電解メッキ処理に関連し、Ｓ
ｉ，Ｂ，Ｂｉ，Ｐｂ，Ｃａ等の酸化物からなるガラスを
バリスタ素子の表面に塗布し、或いはＳｉ，Ｆｅ，Ａ
ｌ，Ｔｉ，Ｓｂ等の酸化物を主成分とする混合物をバリ
スタ素子の表面に付着させて焼成することにより高抵抗
層を形成することが提案されている（特開平８−３１６
１６号，特開平８−１２４７２０号，特開平８−１５３
６０７号）。
ｉ，Ｂ，Ｂｉ，Ｐｂ，Ｃａ等の酸化物からなるガラスを
バリスタ素子の表面に塗布し、或いはＳｉ，Ｆｅ，Ａ
ｌ，Ｔｉ，Ｓｂ等の酸化物を主成分とする混合物をバリ
スタ素子の表面に付着させて焼成することにより高抵抗
層を形成することが提案されている（特開平８−３１６
１６号，特開平８−１２４７２０号，特開平８−１５３
６０７号）。
【０００５】然し、そのガラス塗布や表面酸化物処理工
程は作業が煩雑であり、また、これらのガラス，表面酸
化物が必要部分以外にも付着することにより、半田付け
性の悪化等が生ずると共に、歩留の低下でコストアップ
を招く。
程は作業が煩雑であり、また、これらのガラス，表面酸
化物が必要部分以外にも付着することにより、半田付け
性の悪化等が生ずると共に、歩留の低下でコストアップ
を招く。
【０００６】
【発明が解決しようとする課題】本発明は、端子電極を
形成する電解メッキによるメッキ流れがなく、半田リフ
ロー後の漏洩電流を低減できしかも低コストで容易に製
造できて歩留も向上可能な積層型チップバリスタの製造
方法を提供することを目的とする。
形成する電解メッキによるメッキ流れがなく、半田リフ
ロー後の漏洩電流を低減できしかも低コストで容易に製
造できて歩留も向上可能な積層型チップバリスタの製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１に係る
積層型チップバリスタの製造方法においては、バリスタ
層と内部電極とを交互に積層すると共に、バリスタ層と
同材質の保護層を最外層に積層形成したバリスタ素子を
部品本体とし、内部電極と導通する焼付け電極層に加
え、第１並びに第２のメッキ被膜を電解メッキで形成
し、端子電極をバリスタ素子の両端部に設けるにあた
り、端子電極の少なくともメッキ被膜を形成する前に、
０．３〜０．２ｍｍ径のセラミックボールまたはガラス
ボールと、０．１〜１．０μｍ径のアルミナ化合物また
は炭化ケイ素化合物と、水等の溶液を研磨用材とし、そ
の研磨用材と共に、バリスタ素子を研磨容器に入れて３
０〜１２０分間バレル研磨し、バリスタ素子の表面を
０．０１〜０．０４μｍの表面粗さに研磨した後、端子
電極のメッキ被膜を形成するようにされている。
積層型チップバリスタの製造方法においては、バリスタ
層と内部電極とを交互に積層すると共に、バリスタ層と
同材質の保護層を最外層に積層形成したバリスタ素子を
部品本体とし、内部電極と導通する焼付け電極層に加
え、第１並びに第２のメッキ被膜を電解メッキで形成
し、端子電極をバリスタ素子の両端部に設けるにあた
り、端子電極の少なくともメッキ被膜を形成する前に、
０．３〜０．２ｍｍ径のセラミックボールまたはガラス
ボールと、０．１〜１．０μｍ径のアルミナ化合物また
は炭化ケイ素化合物と、水等の溶液を研磨用材とし、そ
の研磨用材と共に、バリスタ素子を研磨容器に入れて３
０〜１２０分間バレル研磨し、バリスタ素子の表面を
０．０１〜０．０４μｍの表面粗さに研磨した後、端子
電極のメッキ被膜を形成するようにされている。
【０００８】本発明の請求項２に係る積層型チップバリ
スタの製造方法においては、バリスタ層と内部電極とを
交互に積層すると共に、バリスタ層と同材質の保護層を
最外層に積層形成したバリスタ素子を部品本体とし、内
部電極と導通する焼付け電極層に加えて、第１並びに第
２のメッキ被膜を電解メッキで形成し、端子電極をバリ
スタ素子の両端部に設けるにあたり、端子電極の少なく
ともメッキ被膜を形成する前に、１５〜０．１μｍ程度
のアルミナ化合物粉または炭化ケイ素化合物粉と、水等
の溶液を研磨用材として入れた超音波洗浄器によりバリ
スタ素子を３０〜１２０分間洗浄処理し、バリスタ素子
の表面を０．０１〜０．０４μｍの表面粗さに研磨した
後、端子電極のメッキ被膜を形成するようにされてい
る。
スタの製造方法においては、バリスタ層と内部電極とを
交互に積層すると共に、バリスタ層と同材質の保護層を
最外層に積層形成したバリスタ素子を部品本体とし、内
部電極と導通する焼付け電極層に加えて、第１並びに第
２のメッキ被膜を電解メッキで形成し、端子電極をバリ
スタ素子の両端部に設けるにあたり、端子電極の少なく
ともメッキ被膜を形成する前に、１５〜０．１μｍ程度
のアルミナ化合物粉または炭化ケイ素化合物粉と、水等
の溶液を研磨用材として入れた超音波洗浄器によりバリ
スタ素子を３０〜１２０分間洗浄処理し、バリスタ素子
の表面を０．０１〜０．０４μｍの表面粗さに研磨した
後、端子電極のメッキ被膜を形成するようにされてい
る。
【０００９】
【発明の実施の形態】以下、添付図面を参照して説明す
ると、図示実施の形態は表面実装用の積層型チップバリ
スタを示すものであり、図１並びに図２は構造的に簡略
化させてバリスタ層，内部電極の層数を変えることによ
り基本的に共通する構造の積層型チップバリスタを示
す。図中、共通の構成部分は同じ符号で示し、１はバリ
スタ燒結体でなる部品本体、１０は部品本体１を形成す
るバリスタ層、１１はバリスタ層１０と交互に積層形成
された内部電極、１２，１３はバリスタ層１０と同材質
で形成された最外層の保護層、２，３は部品本体１の両
端面に形成された各端子電極を示す。
ると、図示実施の形態は表面実装用の積層型チップバリ
スタを示すものであり、図１並びに図２は構造的に簡略
化させてバリスタ層，内部電極の層数を変えることによ
り基本的に共通する構造の積層型チップバリスタを示
す。図中、共通の構成部分は同じ符号で示し、１はバリ
スタ燒結体でなる部品本体、１０は部品本体１を形成す
るバリスタ層、１１はバリスタ層１０と交互に積層形成
された内部電極、１２，１３はバリスタ層１０と同材質
で形成された最外層の保護層、２，３は部品本体１の両
端面に形成された各端子電極を示す。
【００１０】その積層チップバリスタを製造する一例と
し、まず、酸化亜鉛（ＺｎＯ）：９８．１７ｗｔ％を主
成分とし、酸化コバルト（ＣｏＯ）：１．２ｗｔ％，酸
化プラセオジウム（Ｐｒ６Ｏ１１）：０．５ｗｔ％，炭
酸カルシュウム（ＣａＣｏ３）：０．１ｗｔ％，酸化ケ
イ素（ＳｉＯ）：０．０３ｗｔ％の割合になるよう夫々
を混合させてバリスタ層１０の出発原料を得る。この粉
体には有機バインダ，有機溶剤，有機可塑剤を加え、ボ
ールミルで２０時間程度混合，粉砕を行ってスラリーを
作製する。
し、まず、酸化亜鉛（ＺｎＯ）：９８．１７ｗｔ％を主
成分とし、酸化コバルト（ＣｏＯ）：１．２ｗｔ％，酸
化プラセオジウム（Ｐｒ６Ｏ１１）：０．５ｗｔ％，炭
酸カルシュウム（ＣａＣｏ３）：０．１ｗｔ％，酸化ケ
イ素（ＳｉＯ）：０．０３ｗｔ％の割合になるよう夫々
を混合させてバリスタ層１０の出発原料を得る。この粉
体には有機バインダ，有機溶剤，有機可塑剤を加え、ボ
ールミルで２０時間程度混合，粉砕を行ってスラリーを
作製する。
【００１１】そのスラリーは、ドクターブレード法によ
りポリエチレンテレフタレート（ＰＥＴ）のベースフイ
ルム上に３０μｍ厚み程度に成膜することによりグリー
ンシートとして製作する。このグリーンシートはベース
フイルムから剥離した後、所定の面積形状に裁断するこ
とにより部品複数個取りに相応するグリーンシートとし
て得る。
りポリエチレンテレフタレート（ＰＥＴ）のベースフイ
ルム上に３０μｍ厚み程度に成膜することによりグリー
ンシートとして製作する。このグリーンシートはベース
フイルムから剥離した後、所定の面積形状に裁断するこ
とにより部品複数個取りに相応するグリーンシートとし
て得る。
【００１２】部品複数個取り用のグリーンシートには、
内部電極１１を形成するパラジウムペースト（Ｐｄ）を
スクリーン印刷で所定のパターンに印刷する。それを乾
燥処理した後、グリーンシートとパラジウム印刷層とが
交互になるよう積層させて部品本体用のセラミックグリ
ーン積層体を製造する。また、パラジウムを印刷しない
複数枚のグリーンシートを積層させて保護層を有するセ
ラミックグリーン積層体を製造する。
内部電極１１を形成するパラジウムペースト（Ｐｄ）を
スクリーン印刷で所定のパターンに印刷する。それを乾
燥処理した後、グリーンシートとパラジウム印刷層とが
交互になるよう積層させて部品本体用のセラミックグリ
ーン積層体を製造する。また、パラジウムを印刷しない
複数枚のグリーンシートを積層させて保護層を有するセ
ラミックグリーン積層体を製造する。
【００１３】その部品本体用のセラミックグリーン積層
体は、保護層用のセラミックグリーン積層体を外層側に
重ねて加熱，圧着した後に、部品単位のグリーンチップ
として切断する。このグリーンチップは、３５０℃，２
時間程度の加熱処理で脱バインダーを行い、更に、１２
５０℃，２時間程度の焼成処理で部品本体１となるバリ
スタ素子を得る。
体は、保護層用のセラミックグリーン積層体を外層側に
重ねて加熱，圧着した後に、部品単位のグリーンチップ
として切断する。このグリーンチップは、３５０℃，２
時間程度の加熱処理で脱バインダーを行い、更に、１２
５０℃，２時間程度の焼成処理で部品本体１となるバリ
スタ素子を得る。
【００１４】そのバリスタ素子は、研磨用材と共に、研
磨容器に入れて研磨処理を施し、バリスタ素子の表面を
０．０１〜０．０４μｍの表面粗さに研磨する。この研
磨処理は、バリスタ素子の表面に存在する凹凸を平滑に
するために施す。また、そのバリスタ素子の表面が０．
０１〜０．０４μｍの表面粗さであれば、電解メッキに
伴う電界がバリスタ素子の不必要な表面部分に集中する
のを防げ、また、半田リフロー時のハロゲン系活性化剤
を含むフラックスがバリスタ素子の不必要な表面部分に
付着し固化するのも防げる。
磨容器に入れて研磨処理を施し、バリスタ素子の表面を
０．０１〜０．０４μｍの表面粗さに研磨する。この研
磨処理は、バリスタ素子の表面に存在する凹凸を平滑に
するために施す。また、そのバリスタ素子の表面が０．
０１〜０．０４μｍの表面粗さであれば、電解メッキに
伴う電界がバリスタ素子の不必要な表面部分に集中する
のを防げ、また、半田リフロー時のハロゲン系活性化剤
を含むフラックスがバリスタ素子の不必要な表面部分に
付着し固化するのも防げる。
【００１５】その研磨処理は、０．３〜０．２ｍｍ径の
セラミックボールまたはガラスボール等の研磨粒と、
０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ
素化合物等の研磨粉と、水等の溶液を研磨用材とし、遠
心バレルポットを用いることにより行え、時間的には３
０〜１２０分間程度行えばよい。このバレル研磨に代え
て、研磨用材として１５〜０．１μｍ程度のアルミナ化
合物粉または炭化ケイ素化合物粉等の研磨剤と、水等の
溶液を入れた超音波洗浄器も適用できる。
セラミックボールまたはガラスボール等の研磨粒と、
０．１〜１．０μｍ径のアルミナ化合物または炭化ケイ
素化合物等の研磨粉と、水等の溶液を研磨用材とし、遠
心バレルポットを用いることにより行え、時間的には３
０〜１２０分間程度行えばよい。このバレル研磨に代え
て、研磨用材として１５〜０．１μｍ程度のアルミナ化
合物粉または炭化ケイ素化合物粉等の研磨剤と、水等の
溶液を入れた超音波洗浄器も適用できる。
【００１６】その表面研磨したバリスタ素子に対し、端
子電極２，３を両端部に形成する。この端子電極２，３
は、まず、銀を主体とする導電ペーストをバリスタ素子
の両端部に塗布し、それを８００℃程度で焼付け処理す
ることにより互い違い交互別の内部電極１１と電気的に
導通する焼付け電極層２０，３０を形成する。
子電極２，３を両端部に形成する。この端子電極２，３
は、まず、銀を主体とする導電ペーストをバリスタ素子
の両端部に塗布し、それを８００℃程度で焼付け処理す
ることにより互い違い交互別の内部電極１１と電気的に
導通する焼付け電極層２０，３０を形成する。
【００１７】その焼付け電極層２０，３０には、第１の
メッキ被膜として半田喰われを防ぐ耐熱性の良好なニッ
ケルのメッキ被膜２１，３１を１．０μｍ厚み程度に電
解メッキで成膜する。更に、第２のメッキ被膜として半
田付け性の良好な錫（Ｓｎ）または錫ー鉛（Ｐｂ）のメ
ッキ被膜２２，３２を３．０μｍ厚み程度に電解メッキ
で成膜することにより端子電極２，３として形成でき、
また、各端子電極２，３を設けたチップバリスタとして
製造できる。
メッキ被膜として半田喰われを防ぐ耐熱性の良好なニッ
ケルのメッキ被膜２１，３１を１．０μｍ厚み程度に電
解メッキで成膜する。更に、第２のメッキ被膜として半
田付け性の良好な錫（Ｓｎ）または錫ー鉛（Ｐｂ）のメ
ッキ被膜２２，３２を３．０μｍ厚み程度に電解メッキ
で成膜することにより端子電極２，３として形成でき、
また、各端子電極２，３を設けたチップバリスタとして
製造できる。
【００１８】このようにしてチップバリスタを製造する
と、電解メッキに伴う電界が焼付け電極層２０，３０に
集中することにより均一な端子電極２，３を形成でき
る。また、バリスタ素子の表面が０．０１〜０．０４μ
ｍの表面粗さで平滑に形成されているため、半田リフロ
ー時のハロゲン系活性化剤を含むフラックスがバリスタ
素子の不必要な表面部分に付着し固化するのも防げる。
また、チップバリスタとして通常通り製造し、その途上
で研磨処理を施すだけであるから作業的にも煩雑になら
ず、その表面粗さも研磨時間を調整することにより確実
に制御でき、更には通常の研磨機等を用いて行えるから
低コストで歩留も向上できる。
と、電解メッキに伴う電界が焼付け電極層２０，３０に
集中することにより均一な端子電極２，３を形成でき
る。また、バリスタ素子の表面が０．０１〜０．０４μ
ｍの表面粗さで平滑に形成されているため、半田リフロ
ー時のハロゲン系活性化剤を含むフラックスがバリスタ
素子の不必要な表面部分に付着し固化するのも防げる。
また、チップバリスタとして通常通り製造し、その途上
で研磨処理を施すだけであるから作業的にも煩雑になら
ず、その表面粗さも研磨時間を調整することにより確実
に制御でき、更には通常の研磨機等を用いて行えるから
低コストで歩留も向上できる。
【００１９】その有効性を確認するべく、表１で示す条
件で、予め焼付け電極層を形成したバリスタ素子を研磨
用材と共に、遠心バレルポットに入れて研磨処理を施す
ことにより試料を製作した。この研磨処理後のバリスタ
素子と共に、研磨処理しないバリスタ素子の中心線表面
粗さを表面粗さ計で測定した。その表面粗さ計として
は、ＳＬＯＡＮ社のＤＥＫＴＡＫ８０００（商品名）を
使用した。
件で、予め焼付け電極層を形成したバリスタ素子を研磨
用材と共に、遠心バレルポットに入れて研磨処理を施す
ことにより試料を製作した。この研磨処理後のバリスタ
素子と共に、研磨処理しないバリスタ素子の中心線表面
粗さを表面粗さ計で測定した。その表面粗さ計として
は、ＳＬＯＡＮ社のＤＥＫＴＡＫ８０００（商品名）を
使用した。
【００２０】表１は、素子表面の中心線平均粗さ（Ｒ
ａ）をサンプル数１０個の平均値で示すものであり、Ｊ
ＩＳ Ｂ ０６０１に基づいてカットオフ値（λｃ）：
０．０６ｍｍで算出したものである。
ａ）をサンプル数１０個の平均値で示すものであり、Ｊ
ＩＳ Ｂ ０６０１に基づいてカットオフ値（λｃ）：
０．０６ｍｍで算出したものである。
【００２１】
【表１】
【００２２】次に、各バリスタ素子の焼付け電極層に
は、第１のメッキ被膜として１Ａの電流により１２０分
でニッケルのメッキ被膜を電解メッキで成膜し、更に、
第２のメッキ被膜として１．５Ａの電流により１２０分
で錫のメッキ被膜を電解メッキで成膜した。得られたチ
ップバリスタの断面から各メッキ被膜の厚みを測定した
ところ、サンプル数１０個の平均値で、ニッケルのメッ
キ被膜は１μｍであり、錫のメッキ被膜は２．５μｍで
あった。
は、第１のメッキ被膜として１Ａの電流により１２０分
でニッケルのメッキ被膜を電解メッキで成膜し、更に、
第２のメッキ被膜として１．５Ａの電流により１２０分
で錫のメッキ被膜を電解メッキで成膜した。得られたチ
ップバリスタの断面から各メッキ被膜の厚みを測定した
ところ、サンプル数１０個の平均値で、ニッケルのメッ
キ被膜は１μｍであり、錫のメッキ被膜は２．５μｍで
あった。
【００２３】また、各チップバリスタのメッキ状態，半
田リフロー後の漏洩電流を調べたところ、表２で示す通
りであった。この表はサンプル数１０００個の平均値を
示すもので、試料Ｎｏは表１のものに相当する。また、
表２中の「メッキ流れ」とは不必要な表面上にメッキさ
れたことを示し、「漏洩電流」とはハロゲン系フラック
スを含有する半田を用いてチップバリスタを回路基板に
リフロー炉で半田付け後、所定のＤＣ電圧を２秒印加し
た時の電流値を示す。
田リフロー後の漏洩電流を調べたところ、表２で示す通
りであった。この表はサンプル数１０００個の平均値を
示すもので、試料Ｎｏは表１のものに相当する。また、
表２中の「メッキ流れ」とは不必要な表面上にメッキさ
れたことを示し、「漏洩電流」とはハロゲン系フラック
スを含有する半田を用いてチップバリスタを回路基板に
リフロー炉で半田付け後、所定のＤＣ電圧を２秒印加し
た時の電流値を示す。
【００２４】
【表２】
【００２５】試料Ｎｏ１では中心線平均粗さが０．１５
μｍと粗いため、電界が突起部分に集中し、その突起部
分がメッキされ、また、メッキ被膜が表面の凹凸により
保持されて焼付け電極以外の不必要なバリスタ素子の表
面にまで伸び、メッキ流れ不良が全てのサンプルにおい
て発生した。また、漏洩電流値は１５０μＡと大きな値
を示した。
μｍと粗いため、電界が突起部分に集中し、その突起部
分がメッキされ、また、メッキ被膜が表面の凹凸により
保持されて焼付け電極以外の不必要なバリスタ素子の表
面にまで伸び、メッキ流れ不良が全てのサンプルにおい
て発生した。また、漏洩電流値は１５０μＡと大きな値
を示した。
【００２６】試料Ｎｏ２〜４は０．５〜０．４ｍｍ径の
研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間３
０分，６０分，１２０分間でバレル研磨したものである
が、研磨時間を長くしていく程、表面粗さは小さくなっ
ていくものの、１２０分間のものでは表面の中心線平均
粗さが０．０６μｍになり、サンプルの３５％について
メッキ流れによる不良が発生し、漏洩電流値は８０μＡ
であった。
研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間３
０分，６０分，１２０分間でバレル研磨したものである
が、研磨時間を長くしていく程、表面粗さは小さくなっ
ていくものの、１２０分間のものでは表面の中心線平均
粗さが０．０６μｍになり、サンプルの３５％について
メッキ流れによる不良が発生し、漏洩電流値は８０μＡ
であった。
【００２７】試料Ｎｏ５は０．５〜０．４ｍｍ径の研磨
粒、１．０〜１５μｍ径の研磨粉を用いて時間１２０分
間でバレル研磨したものであるが、メッキ流れの不良率
並びに漏洩電流の低減効果が見られず、サンプルの７０
％についてメッキ流れによる不良が発生し、漏洩電流は
１００μＡであった。
粒、１．０〜１５μｍ径の研磨粉を用いて時間１２０分
間でバレル研磨したものであるが、メッキ流れの不良率
並びに漏洩電流の低減効果が見られず、サンプルの７０
％についてメッキ流れによる不良が発生し、漏洩電流は
１００μＡであった。
【００２８】試料Ｎｏ６は０．３〜０．２ｍｍ径の研磨
粒、０．１〜１．０μｍ径の研磨粉を用いて時間３０分
間でバレル研磨したものであるが、表面の中心線平均粗
さが０．０４μｍになり、メッキ流れによる不良率は０
％で、漏洩電流値は３０μＡとなった。
粒、０．１〜１．０μｍ径の研磨粉を用いて時間３０分
間でバレル研磨したものであるが、表面の中心線平均粗
さが０．０４μｍになり、メッキ流れによる不良率は０
％で、漏洩電流値は３０μＡとなった。
【００２９】試料Ｎｏ７，８は０．３〜０．２ｍｍ径の
研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間６
０分，１２０分間でバレル研磨したものであるが、研磨
時間１２０分のものは表面の中心線平均粗さが０．０１
μｍになり、メッキ流れによる不良率は０％であった。
また、漏洩電流値は１μＡと、研磨無しのものの１／１
００以下になった。
研磨粒、０．１〜１．０μｍ径の研磨粉を用いて時間６
０分，１２０分間でバレル研磨したものであるが、研磨
時間１２０分のものは表面の中心線平均粗さが０．０１
μｍになり、メッキ流れによる不良率は０％であった。
また、漏洩電流値は１μＡと、研磨無しのものの１／１
００以下になった。
【００３０】試料Ｎｏ９は０．３〜０．２ｍｍ径の研磨
粒、１．０〜１５μｍ径の研磨粉を用いて時間１２０分
間でバレル研磨したものであるが、研磨粉の径か大きい
ことから、メッキ流れの不良率並びに漏洩電流の低減効
果が見られず、サンプルの４４％についてメッキ流れに
よる不良が発生し、漏洩電流は９０μＡであった。
粒、１．０〜１５μｍ径の研磨粉を用いて時間１２０分
間でバレル研磨したものであるが、研磨粉の径か大きい
ことから、メッキ流れの不良率並びに漏洩電流の低減効
果が見られず、サンプルの４４％についてメッキ流れに
よる不良が発生し、漏洩電流は９０μＡであった。
【００３１】この結果から、メッキ流れを０％にするた
めには素子表面の中心線平均粗さは０．０１〜０．０４
μｍであることが必要で、殊に、漏洩電流を１μＡ以下
にするためには素子表面の中心線平均粗さは０．０１〜
０．０２μｍであることが好ましいことを確認できた。
また、０．３〜０．２ｍｍ径のセラミックボールまたは
ガラスボールと、０．１〜１．０μｍ径のアルミナ化合
物または炭化ケイ素化合物と、水とを研磨用材とし、バ
リスタ素子を３０〜１２０分間でバレル研磨するとよい
ことも確認できた。
めには素子表面の中心線平均粗さは０．０１〜０．０４
μｍであることが必要で、殊に、漏洩電流を１μＡ以下
にするためには素子表面の中心線平均粗さは０．０１〜
０．０２μｍであることが好ましいことを確認できた。
また、０．３〜０．２ｍｍ径のセラミックボールまたは
ガラスボールと、０．１〜１．０μｍ径のアルミナ化合
物または炭化ケイ素化合物と、水とを研磨用材とし、バ
リスタ素子を３０〜１２０分間でバレル研磨するとよい
ことも確認できた。
【００３２】
【発明の効果】以上の如く、本発明に係る積層型チップ
バリスタの製造方法に依れば、少なくとも端子電極のメ
ッキ被膜を形成する前に、バリスタ素子の表面を０．０
１〜０．０４μｍの表面粗さに表面処理した後、端子電
極のメッキ被膜を形成するため、電解メッキのメッキ流
れによる不良がなく、漏洩電流が低い信頼性の高いチッ
プバリスタとして低コストで容易に製造できて製品歩留
の向上を図れる。
バリスタの製造方法に依れば、少なくとも端子電極のメ
ッキ被膜を形成する前に、バリスタ素子の表面を０．０
１〜０．０４μｍの表面粗さに表面処理した後、端子電
極のメッキ被膜を形成するため、電解メッキのメッキ流
れによる不良がなく、漏洩電流が低い信頼性の高いチッ
プバリスタとして低コストで容易に製造できて製品歩留
の向上を図れる。
【図１】本発明の一実施の形態に係る表面実装型の積層
チップバリスタを示す説明図である。
チップバリスタを示す説明図である。
【図２】同積層チップバリスタを異なる積層数のもので
示す説明図である。
示す説明図である。
１ 部品本体 １０ バリスタ層 １１ 内部電極 ２，３ 端子電極 ２０，３０ 焼付け電極層 ２１，３１ 第１のメッキ被膜 ２２，３２ 第２のメッキ被膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01C 7/02 - 7/22
Claims (2)
- 【請求項１】 バリスタ層と内部電極とを交互に積層す
ると共に、バリスタ層と同材質の保護層を最外層に積層
形成したバリスタ素子を部品本体とし、内部電極と導通
する焼付け電極層に加えて、第１並びに第２のメッキ被
膜を電解メッキで形成し、端子電極をバリスタ素子の両
端部に設ける積層型チップバリスタの製造方法におい
て、 端子電極の少なくともメッキ被膜を形成する前に、０．
３〜０．２ｍｍ径のセラミックボールまたはガラスボー
ルと、０．１〜１．０μｍ径のアルミナ化合物または炭
化ケイ素化合物と、水等の溶液を研磨用材として入れた
研磨容器によりバリスタ素子を３０〜１２０分間バレル
研磨し、バリスタ素子の表面を０．０１〜０．０４μｍ
の表面粗さに研磨した後、端子電極のメッキ被膜を形成
するようにしたことを特徴とする積層型チップバリスタ
の製造方法。 - 【請求項２】 バリスタ層と内部電極とを交互に積層す
ると共に、バリスタ層と同材質の保護層を最外層に積層
形成したバリスタ素子を部品本体とし、内部電極と導通
する焼付け電極層に加えて、第１並びに第２のメッキ被
膜を電解メッキで形成し、端子電極をバリスタ素子の両
端部に設ける積層型チップバリスタの製造方法におい
て、 端子電極の少なくともメッキ被膜を形成する前に、１５
〜０．１μｍ程度のアルミナ化合物粉または炭化ケイ素
化合物粉と、水等の溶液を研磨用材として入れた超音波
洗浄器によりバリスタ素子を３０〜１２０分間洗浄処理
し、バリスタ素子の表面を０．０１〜０．０４μｍの表
面粗さに研磨した後、端子電極のメッキ被膜を形成する
ようにしたことを特徴とする積層型チップバリスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18330898A JP3259137B2 (ja) | 1998-06-15 | 1998-06-15 | 積層型チップバリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18330898A JP3259137B2 (ja) | 1998-06-15 | 1998-06-15 | 積層型チップバリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003805A JP2000003805A (ja) | 2000-01-07 |
| JP3259137B2 true JP3259137B2 (ja) | 2002-02-25 |
Family
ID=16133423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18330898A Expired - Lifetime JP3259137B2 (ja) | 1998-06-15 | 1998-06-15 | 積層型チップバリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259137B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327929A (ja) * | 2004-05-14 | 2005-11-24 | Murata Mfg Co Ltd | 半導体セラミック電子部品の製造方法 |
-
1998
- 1998-06-15 JP JP18330898A patent/JP3259137B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000003805A (ja) | 2000-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011113 |
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