JP4683052B2 - セラミック素子 - Google Patents

セラミック素子 Download PDF

Info

Publication number
JP4683052B2
JP4683052B2 JP2008016637A JP2008016637A JP4683052B2 JP 4683052 B2 JP4683052 B2 JP 4683052B2 JP 2008016637 A JP2008016637 A JP 2008016637A JP 2008016637 A JP2008016637 A JP 2008016637A JP 4683052 B2 JP4683052 B2 JP 4683052B2
Authority
JP
Japan
Prior art keywords
layer
ceramic
plating
protective layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008016637A
Other languages
English (en)
Other versions
JP2009177085A (ja
Inventor
睦子 中野
恭二 小関
尚 相庭
幸弘 村上
和人 竹屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2008016637A priority Critical patent/JP4683052B2/ja
Priority to CN2009100085136A priority patent/CN101499340B/zh
Priority to TW098103063A priority patent/TW200949867A/zh
Priority to US12/359,466 priority patent/US7813104B2/en
Priority to KR1020090006543A priority patent/KR101055161B1/ko
Publication of JP2009177085A publication Critical patent/JP2009177085A/ja
Application granted granted Critical
Publication of JP4683052B2 publication Critical patent/JP4683052B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/102Varistor boundary, e.g. surface layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/10Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
    • H01C7/1006Thick film varistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01CRESISTORS
    • H01C7/00Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/18Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material comprising a plurality of layers stacked between terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thermistors And Varistors (AREA)
  • Ceramic Capacitors (AREA)

Description

本発明は、セラミック素子に関する。
バリスタ、サーミスタ、インダクタ等のセラミック素子は、内部電極層及びセラミック層を有するセラミック素体と、セラミック素体の外部に、内部電極層と電気的に接続するように設けられた外部電極とを備える。上記構成を有するセラミック素子は、プリント回路基板等に上記外部電極のはんだ付けにより固定・接続されることが多い。しかし、従来の外部電極は、そのままでははんだの熱によって溶融し易く、はんだ中に分散することによって接続不良をおこし易いものであった。そのため、従来、外部電極は、下地電極とその表面上に形成されたNi等のめっき層とを有する構成とされることで、はんだ耐熱性の向上が図られていた。このようなめっき層の形成は、製造コスト等の観点から、電気めっきにより行われることが一般的である。
しかし、セラミック層が十分な絶縁抵抗性を有しない場合、このような電気めっき処理を行う際、下地電極の形成領域をはみ出してめっき層が形成される「めっき伸び」や、下地電極以外の部位にめっきが付着する「めっき付着」などの現象が生じることがあった。これらの現象は、外部電極間の短絡(ショート)を引き起こす原因として問題視されている。
これら電気めっき処理時の「めっき伸び」や「めっき付着」を防止する方法として、めっき処理前に、セラミック素体の表面をガラス層及び酸化物層(又は絶縁物層)で覆う方法が開示されている(特許文献1参照)。
特開2007−242995号公報
しかし、近年のセラミック素子の小型化に伴い、外部電極間の短絡を防止する技術に対する要求は益々高まっており、従来の方法ではその要求を十分に満足することが困難になりつつある。例えば特許文献1に記載の方法によっては、外部電極間の短絡の発生原因となるめっき伸びやめっき付着を防止する効果は十分でなかった。
そこで、本発明は、外部電極間の短絡の発生原因となるめっき伸びやめっき付着が抑制されたセラミック素子を提供することを目的とする。
本発明は、内部電極層及びセラミック層を有するセラミック素体と、セラミック素体の外部に内部電極層と電気的に接続するように設けられた下地電極と下地電極の外表面を覆うめっき層とを有する外部電極と、セラミック素体の外表面のうち、外部電極によって覆われる部分以外の部分を少なくとも覆う保護層とを備え、保護層が、絶縁性の酸化物を含有する絶縁層である第1層と、該第1層と同種の絶縁性の酸化物を含有するとともにセラミック層を構成する元素のうち少なくとも1種と同種の元素を含有する絶縁層である第2層とを含み、第1層及び第2層が、内側からこの順で形成されている、セラミック素子である。
上記保護層が上記特定の構成を有することにより、めっき処理時のめっき伸びやめっき付着を十分に防止することができる。そのため、本発明に係るセラミック素子は、めっき伸びやめっき付着が抑制され、外部電極間の短絡が生じにくいものとなる。また、上述のような構成を有する保護層は、セラミック素体から剥離しにくいため、セラミック素子がプリント回路基板等に外部電極のはんだ付けにより固定・接続されるときに、はんだに含まれるフラックスがセラミック素体に接触し、セラミック素体を還元することによるセラミックス素子の表面絶縁抵抗の低下を防止することができる。
上記保護層は、上記絶縁性の酸化物としてケイ素酸化物を含有することが好ましい。これにより、保護層によるめっき伸びやめっき付着を抑制する効果がより優れたものとなる。さらに、保護層は、ケイ素を9μg/cm以上含有することが好ましい。これにより、保護層の厚みが十分なものとなり、めっき伸びやめっき付着を抑制する効果がより一層優れたものとなる。
上記セラミック層を構成する元素に亜鉛元素が含まれ、上記第2層が亜鉛元素を含有することが好ましい。これにより、保護層によるめっき伸びやめっき付着を抑制する効果がより優れたものとなる。
本発明によれば、めっき伸びやめっき付着が抑制され、従って外部電極間の短絡を生じにくいセラミック素子を提供することが可能となる。また、本発明に係るセラミック素子においては、保護層が剥がれにくいため、リフロー時、はんだに含まれるフラックスがセラミック素体に接触しにくい。従って、フラックスの還元作用によるセラミック素体の表面絶縁抵抗の低下を防止することができる。
以下、必要に応じて図面を参照しつつ、本発明を実施するための最良の形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。なお、図面中、同一要素には同一符号を付すこととし、重複する説明は省略する。また、図面の寸法比率は図示の比率に限られるものではない。
図1は、一実施形態に係るセラミック素子を示す斜視図である。図2は、図1のセラミック素子のII−II線に沿う端面図である。図1及び図2に示すセラミック素子1は、直方体状のセラミック素体2と、セラミック素体2の外部に設けられた下地電極16と下地電極16の外表面を覆うめっき層18,20とを有する外部電極4と、セラミック素体2の外表面を覆う保護層6とから構成されるものである。
セラミック素体2は、内部電極層12及びセラミック層14を有する。内部電極12は、例えば、銀−パラジウム合金からなる。セラミック層14は、例えば、半導体特性や磁性特性を有するものであり、酸化亜鉛等の金属酸化物から構成される。セラミック素体2は、好適には、これらの内部電極層12及びセラミック層14が4層ずつ交互に積層したものである。
外部電極4は、下地電極16と、下地電極16の外表面を覆うめっき層とを有する。下地電極16は、セラミック素体2の外部に、内部電極層12と電気的に接続するように設けられている。下地電極16は、例えば、Ag電極である。下地電極16の外表面を覆うめっき層は、第1めっき層18と第2めっき層20とを有する。第1めっき層18及び第2めっき層20は、内側からこの順で形成されている。例えば、第1めっき層18はNiめっき層であり、第2めっき層20はSnめっき層である。
保護層6は、セラミック素体2の外表面をほぼ全体的に覆っている。ただし、それぞれの内部電極層12の一方の端部は保護層6を貫通して保護層6の外部に露出している。保護層6は、第1層22と第2層24とを含む。
第1層22は、絶縁性の酸化物を含有する絶縁層である。第1層22を構成する絶縁性の酸化物は、例えば、SiO、Al、TiO、ZrO及びMgOからなる群より選ばれる少なくとも1種である。第2層24は、第1層22を構成する酸化物と同種の酸化物を含有すると共に、セラミック層14を構成する元素と同種の元素を含有する。セラミック層14及び第2層24が亜鉛元素を含有することが好ましく、特に、セラミック層14及び第2層24が酸化亜鉛を含有することが好ましい。
めっき伸びやめっき付着を防止する効果が優れることから、第1層22及び第2層24は、絶縁性の酸化物として、酸化ケイ素(SiO)などのケイ素酸化物(SiO)を含有することが好ましい。その際、保護層6は、十分にめっき伸びやめっき付着を防止するために、ケイ素(Si)を9μg/cm以上含有することが好ましい。一方、ケイ素の含有量は、好ましくは106μg/cm未満、より好ましくは67μg/cm未満、さらに好ましくは40μg/cm未満である。ケイ素の含有量が106μg/cm以上であると、保護層6が厚すぎて、内部電極層12が下地電極形成時の熱膨張により保護層6を貫通して下地電極16と接続することが難しくなる傾向にある。
なお、図1の破線で囲まれた領域30は、後述の実施例の測定方法に関するものである。
図3は、一実施形態に係るセラミック素子(バリスタ素子)断面のSTEM−EDSマッピング像である。図3は、セラミック層14を構成する元素が亜鉛元素であり、第1層22を構成する絶縁性の酸化物が酸化ケイ素であるバリスタ素子の一例を示す。図3(a)はTEM像、図3(b)はZnの分布、図3(c)はSiの分布を示す像である。図3(a)に示すように、セラミック層14の外表面を覆う保護層6は第1層22及び第2層24から構成される2層構成を有している。図3(b)から、Znは、セラミック層14及び第2層24に含有されていることが確認され、図3(c)から、Si成分は第1層22及び第2層24に含有されていることが確認される。すなわち、第2層24は、酸化ケイ素及び亜鉛元素の両方を含有している。
本実施形態のような、2層構造の保護層を形成する方法としては、例えば、バレル回転式RF(高周波)スパッタ装置によって第1層を構成する酸化物をターゲットとしてスパッタを行う方法がある。バレル回転数、セラミック素体の投入量、スパッタ時間等を適宜調整することにより、2層構造の保護層を形成させることができる。例えば、バレル回転数を高くする、セラミック素体の投入量を多くする、スパッタ時間を長くすると2層構造の保護膜が形成されやすい。
本実施形態に係るセラミック素子1は、例えば、以下に示す工程により好適に製造することができる。図4は、セラミック素子1の好適な製造工程を示すフローチャートである。
ステップ11(S11):セラミック層形成用スラリーの調製
主成分として酸化亜鉛(ZnO)、副成分としてコバルト(Co)、プラセオジウム(Pr)等を含む混合物を調製する。得られた混合物に、有機バインダー、有機溶剤、有機可塑剤等を加えて混合し、スラリー状とする。得られたスラリー状のものを「セラミック層形成用スラリー」とする。
ステップ12(S12):グリーンシートの形成
S11で得られたセラミック層形成用スラリーを、ドクターブレード法等の公知の方法により、ポリエチレンテレフタレート(PET)フィルム等の基材フィルム上に塗布する。塗布されたセラミック層形成用スラリーを乾燥することにより、基材フィルム上に厚さ30μm程度の膜を形成する。得られた膜を基材フィルムから剥離して、シート状のもの(以下「グリーンシート」という。)を得る。
ステップ13(S13):内部電極ペースト層の形成
銀−パラジウム合金(Ag−Pd合金)等の金属材料粉末に、有機バインダー等を加えて混合し、ペースト状としたもの(以下「ペースト」という。)を得る。得られたペーストを、スクリーン印刷法等により、S12で得られたグリーンシート上に印刷した後、乾燥させる。これにより、グリーンシート上に、上記ペーストからなる所定のパターン(以下「内部電極ペースト層」という。)を形成する。
ステップ14(S14):積層体の形成
S13で得られた、内部電極ペースト層が形成されたグリーンシートを、複数(ここでは4つ)用意する。これらを、グリーンシートと内部電極ペースト層とが交互に配置されるように積層する。さらに、内部電極ペースト層が形成されていないグリーンシートを、露出している内部電極ペースト層を覆うように積層し、全体を加圧して、積層体を形成する。
ステップ15(S15):切断
S14で得られた積層体を、所望のサイズの直方体状に切断する。得られた積層体の切断物を「グリーンチップ」とする。
ステップ16(S16):焼成
S15で得られたグリーンチップを、180〜400℃にて、0.5〜24時間程度加熱し、バインダーや溶剤の除去(脱バインダー)を行う。さらに、脱バインダー後のグリーンチップを1000〜1400℃にて、0.5〜8時間程度焼成することにより、グリーンチップ内の内部電極ペースト層から内部電極層12を形成し、グリーンシートからセラミック層14を形成する。このようにして、内部電極層12とセラミック層14とが交互に積層されてなる、セラミック素体2が得られる。
ステップ17(S17):保護層の形成
S16で得られたセラミック素体2を、バレル回転式RF(高周波)スパッタ装置に入れ、SiOをターゲットとしてスパッタを行う。スパッタは、例えば、バレル径200mm、奥行200mmのバレル回転式RFスパッタ装置を用いて、回転数20rpmにて行うのが好ましい。このようなスパッタを行うことにより、セラミック素体2の表面に、保護層6を形成する。
ステップ18(S18):下地電極の形成
S17で得られた、保護層6が形成されたセラミック素体2の対向する両端面に、銀(Ag)を含むペースト状の金属材料を塗布した後、このペーストを550〜850℃程度で加熱する処理(焼き付け)を行う。これにより、セラミック素体2の対向する両端面に下地電極16を形成する。下地電極16は、上記加熱により膨張した内部電極層12が保護層6を突き抜けることにより、内部電極層12と接続する。
ステップ19(S19):めっき処理
S18で形成された下地電極16の表面上に、電気めっきにより、第1めっき層18及び第2めっき層20をこの順に形成する。例えば、第1めっき層18はニッケル(Ni)めっき層であることが好ましく、第2めっき層20は錫(Sn)めっき層であることが好ましい。このようにして、下地電極16に第1めっき層18及び第2めっき層20が形成された外部電極4が得られる。
上記ステップS11〜19により、本実施形態に係るバリスタ1が得られる。ただし、S17とS18の順序を逆にしてもよい。その場合、S19の前に、下地電極の表面に形成された保護層を除去するステップが必要となる。
以下、実施例を挙げて本発明についてより具体的に説明する。ただし、本発明は以下の実施例に限定されるものではない。
上記ステップS11〜16により、1608サイズ(約1.6mm×約0.8mm×約0.8mm)のバリスタ素体を製造した。製造したバリスタ素体は酸化亜鉛から構成されるセラミック層を有するセラミック素体である。
(実施例1)
製造したバリスタ素体2000個を、バレル径200mm、奥行200mmのバレル回転式RFスパッタ装置に入れ、SiOをターゲットとして、バレル回転数20rpm、処理時間1.5時間の条件でスパッタを行うことにより、バリスタ素体表面に保護層を形成した。
保護層が形成されたバリスタ素体の対向する両端面に、銀(Ag)を含むペースト状の金属材料を塗布後、550〜850℃程度で焼き付けを行うことにより、下地電極を形成した。この下地電極の外表面に対し、Niめっき処理を行い、次いで、Snめっき処理を行った。このようにして、バリスタ素体に保護層、下地電極及びめっき層が形成されたバリスタを得た。
(実施例2)
バレル回転式RFスパッタ装置に一度に入れるバリスタ素体の数を25000個とし、処理時間を5時間としたこと以外は、実施例1と同様にしてバリスタを得た。
(比較例1)
バリスタ素体表面に、レーザーアブレーションによりSiOを主成分とする保護層を形成した。次いで、実施例1と同様にして下地電極及びめっき層の形成を行い、バリスタを得た。
保護層の観察
上記で作製したバリスタについて、保護層の構造をSTEM−EDSマッピングによって確認したところ、実施例では、ケイ素酸化物を含有する第1層と、ケイ素酸化物を主成分とし、亜鉛元素を含有する第2層とから構成される2層構造が形成されていた。一方、比較例ではケイ素酸化物を含有する単層の保護層が形成されていた。
めっき伸び・めっき付着
実施例1〜2及び比較例1で得られたバリスタの外観を観察し、下地電極の形成領域から20μmはみ出してめっき層が形成されている場合を「めっき伸び」、下地電極が形成されている部分以外のバリスタ素体表面に20μmを超える径を有してめっきが付着している場合を「めっき付着」と評価した。その結果、実施例1〜2で得られたバリスタには、めっき伸びもめっき付着もほとんど認められなかったのに対し、比較例1で得られたバリスタにはめっき伸びやめっき付着が多く認められた。
ケイ素含有量
実施例1〜2及び比較例1で得られたバリスタについて、めっき処理後の保護層におけるケイ素の含有量を、蛍光X線分析法(XRF)を用いて、測定径50μmにて、試料1個につき9箇所、5試料について測定した。図1において、上記9箇所の測定箇所を、破線で囲まれた領域30により示す。表1に示されるように、実施例1〜2の保護膜におけるSi含有量は9μg/cm以上であったのに対し、比較例1の保護膜におけるSi含有量は9μg/cm未満であった。ここで、Si含有量が多いことは、十分な厚みの保護膜が形成されていることを示すものである。
絶縁抵抗変化
実施例1〜2で得られたバリスタを、プリント回路基板にリフロー実装した。リフロー実装直後(初期)、実装後1回目のリフロー熱履歴後、2回目のリフロー熱履歴後、及び洗浄後のバリスタ素子の絶縁抵抗を測定し、リフロー実装による絶縁抵抗の変化を調べた。実施例1、2の結果を図5、6のグラフにそれぞれ示す。測定は複数の試料について行い、図5ではn=9、図6ではn=14の結果を示す。グラフに示されるように、実施例1及び2で得られたバリスタ素子のリフローによる絶縁抵抗変化はほとんど見られず、バリスタ素子の表面抵抗に大きな低下はなかった。すなわち、はんだのフラックスによるバリスタ素体の還元は見られなかった。このことから、実施例1及び2で得られたバリスタにおける保護膜は剥離しにくく、リフロー時にはんだのフラックスがバリスタ素体に接触することを十分に防止できることが明らかとなった。
本発明により提供されるバリスタ、サーミスタ、インダクタ等のセラミック素子は、めっき伸びやめっき付着が見られないため、小型化した場合にも短絡を生じにくい。そのため、プリント回路基板に実装される電子部品として好適に用いられる。
一実施形態に係るセラミック素子を示す斜視図である。 一実施形態に係るセラミック素子を示す端面図である。 一実施形態に係るセラミック素子の保護層の2層構造を示すSTEM−EDSマッピングである。 一実施形態に係るセラミック素子の製造工程を示すフローチャートである。 実施例で作製したセラミック素子のリフローによる絶縁抵抗変化を示すグラフである。 実施例で作製したセラミック素子のリフローによる絶縁抵抗変化を示すグラフである。
符号の説明
1…セラミック素子、2…セラミック素体、4…外部電極、6…保護層、12…内部電極層、14…セラミック層、16…下地電極、18…第1めっき層、20…第2めっき層、22…第1層、24…第2層

Claims (5)

  1. 内部電極層及びセラミック層を有するセラミック素体と、
    当該セラミック素体の外部に前記内部電極層と電気的に接続するように設けられた下地電極と当該下地電極の外表面を覆うめっき層とを有する外部電極と、
    前記セラミック素体の外表面のうち、前記外部電極によって覆われる部分以外の部分を少なくとも覆う保護層と、を備え、
    前記保護層が、ケイ素酸化物、Al、TiO、ZrO及びMgOからなる群より選ばれる少なくとも1種の絶縁性の酸化物からなる絶縁層である第1層と、該第1層と同種の絶縁性の酸化物を主成分として含有するとともに前記セラミック層を構成する元素のうち少なくとも1種と同種の元素を含有する絶縁層である第2層とを含み、
    前記第1層及び前記第2層が、内側からこの順で形成されている、セラミック素子。
  2. 前記第1層がケイ素酸化物からなり、前記第2層が前記第1層と同種の絶縁性の酸化物としてケイ素酸化物を含有する、請求項1記載のセラミック素子。
  3. 前記保護層が、ケイ素を9μg/cm以上含有する、請求項記載のセラミック素子。
  4. 前記セラミック層を構成する元素に亜鉛元素が含まれ、前記第2層が亜鉛元素を含有する、請求項1〜のいずれか一項に記載のセラミック素子。
  5. 請求項1〜4のいずれか一項に記載のセラミック素子を製造する方法であって、
    バレル回転式高周波スパッタ装置に前記セラミック素体を入れ、前記絶縁性の酸化物をターゲットとしてスパッタを行うことにより、前記セラミック素体の表面に前記保護層を形成する工程と、
    前記保護層が形成された前記セラミック素体の対向する両端面に前記下地電極を形成する工程と、を備え、
    前記下地電極を形成する工程において、前記内部電極層が前記保護層を突き抜けることにより、前記下地電極が前記内部電極層と電気的に接続する、前記方法。
JP2008016637A 2008-01-28 2008-01-28 セラミック素子 Active JP4683052B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008016637A JP4683052B2 (ja) 2008-01-28 2008-01-28 セラミック素子
CN2009100085136A CN101499340B (zh) 2008-01-28 2009-01-23 陶瓷元件
TW098103063A TW200949867A (en) 2008-01-28 2009-01-23 Ceramic element
US12/359,466 US7813104B2 (en) 2008-01-28 2009-01-26 Ceramic element
KR1020090006543A KR101055161B1 (ko) 2008-01-28 2009-01-28 세라믹 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008016637A JP4683052B2 (ja) 2008-01-28 2008-01-28 セラミック素子

Publications (2)

Publication Number Publication Date
JP2009177085A JP2009177085A (ja) 2009-08-06
JP4683052B2 true JP4683052B2 (ja) 2011-05-11

Family

ID=40899551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008016637A Active JP4683052B2 (ja) 2008-01-28 2008-01-28 セラミック素子

Country Status (5)

Country Link
US (1) US7813104B2 (ja)
JP (1) JP4683052B2 (ja)
KR (1) KR101055161B1 (ja)
CN (1) CN101499340B (ja)
TW (1) TW200949867A (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5324390B2 (ja) * 2009-10-22 2013-10-23 Tdk株式会社 積層電子部品
JP5387484B2 (ja) * 2010-04-02 2014-01-15 Tdk株式会社 チップ部品の製造方法
JP5770539B2 (ja) 2011-06-09 2015-08-26 Tdk株式会社 電子部品及び電子部品の製造方法
CN102982931A (zh) * 2011-09-06 2013-03-20 弗兰克·魏 电子陶瓷元件的局部涂层及其制作方法
KR101952845B1 (ko) * 2011-12-22 2019-02-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
JP5924543B2 (ja) * 2013-03-19 2016-05-25 株式会社村田製作所 積層セラミックコンデンサ
JP6398349B2 (ja) * 2013-08-23 2018-10-03 Tdk株式会社 積層型セラミック電子部品
TWI629696B (zh) * 2015-06-04 2018-07-11 日商村田製作所股份有限公司 Laminated ceramic electronic parts
TWI628678B (zh) * 2016-04-21 2018-07-01 Tdk 股份有限公司 電子零件
KR101981466B1 (ko) 2016-09-08 2019-05-24 주식회사 모다이노칩 파워 인덕터
KR102319596B1 (ko) * 2017-04-11 2021-11-02 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR102527062B1 (ko) 2017-09-21 2023-05-02 다이요 유덴 가부시키가이샤 세라믹 전자 부품 및 그 제조 방법
JP2019067793A (ja) 2017-09-28 2019-04-25 Tdk株式会社 電子部品
DE112019003625T5 (de) 2018-07-18 2021-04-22 Avx Corporation Varistor-Passivierungsschicht und Verfahren zu ihrer Herstellung
JP7070840B2 (ja) * 2019-03-29 2022-05-18 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP7279574B2 (ja) * 2019-08-09 2023-05-23 株式会社村田製作所 電子部品及び電子部品の製造方法
CN111491404B (zh) * 2019-10-29 2022-04-12 珠海泓星科技有限公司 一种导电片作为电极的石墨烯玻璃烧水壶
KR20220074263A (ko) 2020-11-27 2022-06-03 삼성전기주식회사 적층형 커패시터
US20220181084A1 (en) * 2020-12-08 2022-06-09 Samsung Electro-Mechanics Co., Ltd. Multilayer capacitor and board having the same
JP2022170162A (ja) * 2021-04-28 2022-11-10 Tdk株式会社 電子部品
JP2023072760A (ja) * 2021-11-15 2023-05-25 Tdk株式会社 電子部品

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004088040A (ja) * 2002-08-26 2004-03-18 Maruwa Co Ltd チップ状バリスタの製造方法
JP2007242995A (ja) * 2006-03-10 2007-09-20 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62282410A (ja) * 1986-05-30 1987-12-08 松下電器産業株式会社 電圧非直線抵抗体素子の製造方法
JP2695639B2 (ja) * 1988-01-21 1998-01-14 日本碍子株式会社 電圧非直線抵抗体の製造方法
JP2695660B2 (ja) * 1989-06-05 1998-01-14 三菱電機株式会社 電圧非直線抵抗体
JP2976250B2 (ja) * 1991-08-08 1999-11-10 株式会社村田製作所 積層型バリスタの製造方法
JP3036567B2 (ja) 1991-12-20 2000-04-24 三菱マテリアル株式会社 導電性チップ型セラミック素子及びその製造方法
JP3255799B2 (ja) * 1994-07-05 2002-02-12 松下電器産業株式会社 電子部品の製造方法
JPH09148108A (ja) * 1995-11-24 1997-06-06 Matsushita Electric Ind Co Ltd 非直線抵抗体の製造方法
JPH11219804A (ja) * 1998-01-30 1999-08-10 Mitsubishi Materials Corp 薄膜サーミスタ
JPH11251120A (ja) * 1998-03-04 1999-09-17 Murata Mfg Co Ltd 積層チップバリスタの製造方法
JP2000164406A (ja) * 1998-11-25 2000-06-16 Murata Mfg Co Ltd チップ型電子部品とその製造方法
JP4637440B2 (ja) 2002-03-18 2011-02-23 太陽誘電株式会社 セラミック素子の製造方法
US6813137B2 (en) * 2002-10-29 2004-11-02 Tdk Corporation Chip shaped electronic device and a method of producing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004088040A (ja) * 2002-08-26 2004-03-18 Maruwa Co Ltd チップ状バリスタの製造方法
JP2007242995A (ja) * 2006-03-10 2007-09-20 Matsushita Electric Ind Co Ltd 積層セラミック電子部品とその製造方法

Also Published As

Publication number Publication date
KR20090082869A (ko) 2009-07-31
CN101499340A (zh) 2009-08-05
TWI364043B (ja) 2012-05-11
TW200949867A (en) 2009-12-01
JP2009177085A (ja) 2009-08-06
US7813104B2 (en) 2010-10-12
CN101499340B (zh) 2011-09-21
US20090191418A1 (en) 2009-07-30
KR101055161B1 (ko) 2011-08-08

Similar Documents

Publication Publication Date Title
JP4683052B2 (ja) セラミック素子
JP5064286B2 (ja) 表面実装型負特性サーミスタ
US6232867B1 (en) Method of fabricating monolithic varistor
EP1156498B1 (en) Multi-layer ceramic electronic device and method for producing same
CN113707456A (zh) 陶瓷电子部件
JP4682214B2 (ja) セラミック素子及びその製造方法
JP5141676B2 (ja) 端子電極の製造方法
JP4492579B2 (ja) バリスタ素体及びバリスタ
JP2021068734A (ja) セラミック電子部品およびその製造方法
JP4907138B2 (ja) チップ型ntc素子
JP4637440B2 (ja) セラミック素子の製造方法
JP7534987B2 (ja) セラミック電子部品
JP2004128221A (ja) チップ型セラミック電子部品の製造方法
JP4492578B2 (ja) バリスタ素体及びバリスタ
GB2353408A (en) Method for manufacturing a monolithic ceramic electronic component
JP2003068508A (ja) 積層チップバリスタの製造方法
JP3275466B2 (ja) 積層チップ部品
JP4710654B2 (ja) 積層型チップバリスタの製造方法
JPH0722268A (ja) チップ型電子部品
JPH08181029A (ja) 電子部品の製造方法
JP3580391B2 (ja) 導電性チップ型セラミック素子の製造方法
JP7105615B2 (ja) セラミック電子部品およびその製造方法
JPH08236306A (ja) チップ型サーミスタとその製造方法
JP2006269985A (ja) 積層型チップバリスタ
JP6149649B2 (ja) セラミック電子部品

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091201

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4683052

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150