JP4637440B2 - セラミック素子の製造方法 - Google Patents
セラミック素子の製造方法 Download PDFInfo
- Publication number
- JP4637440B2 JP4637440B2 JP2002073764A JP2002073764A JP4637440B2 JP 4637440 B2 JP4637440 B2 JP 4637440B2 JP 2002073764 A JP2002073764 A JP 2002073764A JP 2002073764 A JP2002073764 A JP 2002073764A JP 4637440 B2 JP4637440 B2 JP 4637440B2
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- external electrode
- ceramic body
- ceramic
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thermistors And Varistors (AREA)
Description
【発明の属する技術分野】
本発明は、ZnO積層型バリスタ等のセラミック素子の製造方法に関する。
【0002】
【従来の技術】
ZnO積層バリスタは、ZnOを主成分とする素体と、素体に埋設され且つ素体の一方の側面に導出された一方の内部電極と、素体に埋設され且つ素体の他方の側面に導出された他方の内部電極と、素体の一方の側面に配置された一方の外部電極と、素体の他方の側面に配置された他方の外部電極とから成る。外部電極は導電性ペ−ストの塗布及び焼付けで形成した導電体層と半田付性を改善するために導電体層の上にメッキで形成された金属層とから成る。
【0003】
【発明が解決しようとする課題】
ところで、ZnO積層バリスタのZnO粒子は半導体化されているので、酸に溶解し易く且つ酸素欠陥を生じ易い。このため、外部電極のメッキ層の形成時、及び回路基板にバリスタ素子を実装する時の半田フラックスの還元作用等によってバリスタの絶縁抵抗即ちIRの劣化が生じる。
この種の劣化はセラミック素体の露出表面に耐酸性、絶縁性及び緻密性を有する保護膜を形成することによってある程度防止できる。しかし、従来のセラミック素子では、セラミック素体の露出面のみに保護膜を形成していたので、保護膜と外部電極との境界からメッキ液及び半田フラックスが侵入し、これによる劣化が生じる恐れがあった。
以上、従来のZnO積層バリスタについて述べたが、セラミック積層コンデンサ、セラミック積層サ−ミスタ等の別のセラミック素子においても同様な問題がある。
また、良質な保護膜を容易に形成することができないという問題があった。
【0004】
そこで、本発明の目的は、劣化の防止を良好に達成することができるセラミック素子の製造方法を提供することにある。本発明の別の目的は良質な保護膜を容易に形成することができるセラミック素子の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、
セラミック素体と前記セラミック素体の外周面の一部に露出する端面を有するように前記セラミック素体に埋設され且つ加熱によって体積膨張する性質を有するPd又はPd−Agで形成されている内部電極とを備えたセラミック素子チップを用意する工程と、
前記セラミック素体の全外周面を覆い且つ0.05〜2μmの厚みを有し且つAlxOy、ここで、x及びyは任意の数値、で示すことができるアルミニウムの酸化物から成る保護膜を形成する工程と、
前記保護膜を介して前記セラミック素体の外周面の一部を覆うように外部電極ペ−ストを塗布する工程と、
前記外部電極ペ−ストを500〜800℃の範囲の温度で焼付けることによって外部電極を形成すると同時に前記内部電極を体積膨張させて前記内部電極によって前記保護膜の一部を破り、前記内部電極と前記外部電極との間を電気的に接続する工程と
を有していることを特徴とするセラミック素子の製造方法に係るものである。
【0006】
なお、請求項2に示すように、更に、メッキ法によって前記外部電極の表面上に金属層を形成する工程を有していることが望ましい。
また、請求項3に示すように、更に、前記保護膜の前記外部電極によって覆われていない部分を被覆するようにシリコーン樹脂層を形成する工程と、メッキ法によって前記外部電極の表面上に金属層を形成する工程とを有していることが望ましい。
また、請求項4に示すように、前記保護膜を高周波スパッタ方法で形成することが望ましい。
また、請求項5に示すように、前記保護膜を化学気層成長法で形成することが望ましい。
【0007】
本発明に従うセラミック素体は、周知の種々のバリスタ用セラミック素体、コンデンサ用セラミック素体、サ−ミスタ用セラミック素体等である。
本発明に従う内部電極は、好ましくはPd即ちパラジウム電極であるが、これ以外の電極材料例えばPd−Ag電極等とすることもできる。
本発明に従う保護膜は、好ましくはAlxOyで示すことができるアルミニウムの酸化物であるが、保護機能を有し且つ内部電極の突き出しが可能であり且つ外部電極の下に残存するものであれば、別の材料でもよい。
本発明に従う外部電極は、保護膜と反応して保護膜を吸収しない材料で形成される。
本発明に従う樹脂層は、好ましくはシリコ−ン樹脂層であるが、同様な機能を有する高分子樹脂とすることもできる。
【0008】
【発明の効果】
本願請求項1〜5の発明によれば、次の効果が得られる。
(1) 内部電極の突き出しによって破られた部分を除いてセラミック素体の全外周面が0.05〜2μmの厚みを有し且つAlxOy、ここで、x及びyは任意の数値、で示すことができるアルミニウムの酸化物から成る保護膜で被覆され、外部電極とセラミック素体との間にも保護膜が介在している。このため、従来のセラミック素子で生じる可能性があった外部電極とセラミック素体との境界におけるメッキ液、半田フラックス等の侵入を良好に防ぐことができる。
(2) 0.05〜2μmの厚みのAlxOyから成る保護膜はPd又はPd−Agから成る内部電極の膨張による突き出しによって破られるので、保護膜が内部電極と外部電極との電気的接続を妨害せず、内部電極と外部電極との電気的接続が容易に達成される。
また、請求項3の発明によればAlxOyからなる保護膜とシリコ−ン樹脂との組み合せによって劣化を生じさせる物質の浸入を良好に防止できる。
【0009】
【実施形態】
次に、図1〜図6を参照して実施形態に従うセラミック素子としてのZnO積層バリスタを説明する。
【0010】
このバリスタは、図1及び図2に示すように、バリスタ特性を得ることができ磁器素体即ちセラミック素体1と、第1及び第2の内部電極2、3と、第1及び第2の外部電極4、5と、保護膜6と、シリコン樹脂層7とから成る。
【0011】
セラミック素体1は、例えばZnO即ち酸化亜鉛から成る主成分に対して例えばPr6O11、CoO、CaCO3、SrCO3、SiO2、Al2O3から成る副成分を添加したものから成るグリ−ンシ−ト即ち未焼結磁器シ−トを積層して焼成したものから成り、バリスタ特性を有する。このセラミック素体1は、互いに対向する第1及び第2の主面8、9と、第1、第2、第3及び第4の側面10、11、12、13とを有する6面体即ち長方体である。
【0012】
2枚の第1の内部電極2及び2枚の第2の内部電極3はセラミック素体1の一部を介して対向するようにセラミック素体1に埋設されている。第1の内部電極2はセラミック素体1の第1の側面10から露出した端面を有する。第2の内部電極3はセラミック素体1の第2の側面11から露出した端面を有する。第1及び第2の内部電極2、3は、Pd即ちパラジゥムから成る。
【0013】
第1及び第2の外部電極4、5はセラミック素体1の互いに対向する第1及び第2の側面8、9を保護膜6を介して覆い且つ第1及び第2の主面8、9の一部及び第3及び第4の側面12、13の一部も覆うように形成されている。第1及び第2の内部電極2、3は保護膜6の一部を破って外方向に突出し、第1及び第2の外部電極4、5に電気的に接続されている。第1及び第2の外部電極4、5は、焼付導体層14、15と、第1のメッキ層16、17と、第2のメッキ層18、19とから成る。焼付導体層14、15はAgペ−ストを塗布して焼付けたものから成る。第1のメッキ層16、17はNi(ニッケル)層であり、第2のメッキ層18、19はSn(スズ)層である。
【0014】
保護膜6は、セラミック素体1をメッキ液及び半田フラックスから守るものであって、セラミック素体1の全外周面即ち第1及び第2の主面8、9と第1〜第4の側面10〜13を覆うように形成されている。この保護膜6は、AlxOy、ここで、x及びyは任意の数値、で示すことができるアルミニウムの酸化物から成る。この保護膜6のAlxOyは、Al2O3をタ−ゲットとしてRF(高周数)スパッタリング、又はCVD即ち化学気相成長法によって形成することができ、xが2又は2よりも小さい値、yが3又は3よりも小さい値を有するものである。
本発明に従う保護膜6は、比較的良好な絶縁性、耐酸性及び緻密性を有し、且つ外部電極4、5に対して容易に溶融しない特性を有する。また、保護膜6は、焼付導体層14、15の形成時の第1及び第2の内部電極2、3の膨張による突出によって破ることができる厚み、好ましくは0.05〜2μm、より好ましくは0.1〜1.0μmを有する。
【0015】
シリコ−ン樹脂層7は、保護膜6の外部電極4、5で覆われていない部分を覆うように配置され、図6に説明的に拡大図示するように保護膜6の表面上のみならず保護膜6の内部及び保護膜6の欠陥部20にも充填されている。AlxOyから成る保護膜6とシリコ−ン樹脂層7との複合層部分は、耐酸性、絶縁性,緻密性においてAlxOy膜のみの場合よりも優れている。
【0016】
【第1の製造方法】
図1及び図2に示すZnOを主成分とする積層バリスタを作製する時には、まず、ZnOを主成分とするグリ−ンシ−トを用意する。即ち、主成分としてのZnOに対して副成分としてのPr6O11、CoO、CaCO3、SrCO3、SiO2、Al2O3を所望量添加したものを湿式ボ−ルミルで16時間混合し、乾燥してセラミック原料粉末を得た。
【0017】
次に、上記セラミック原料粉末に有機バインダ、有機溶剤、有機可塑剤を加えたものをボ−ルミルで20時間混合してスラリ−を作成した。
【0018】
次に、上記のスラリ−を使用して周知のシ−ト作成ドクタ−ブレ−ド法によりPETフイルム上に厚さ30μmのグリ−ンシ−トを作成し、所定寸法にカットした。
【0019】
内部電極2、3を形成するために、Pd粉末と溶剤と有機バインダ−とから成るPdペ−ストを用意し、カットしたグリ−ンシ−ト上にPdペ−ストを所定パタ−ンに印刷し、図2及び図3に示すセラミック素体1と内部電極2、3との積層体が得られるようにPdペ−ストを印刷したグリ−ンシ−トと印刷しないグリ−ンシ−トとを積層し、加熱圧着した後に所定の形状にカットしてグリ−ンチップを作成した。
【0020】
次に、グリ−ンチップに対して300℃、2時間の脱バインダ−処理を施し、しかる後、1200℃で2時間空気中即ち酸化性雰囲気中で焼成して燒結体磁器から成るセラミック素体1を得た。なお、セラミック素体1の第1及び第2の側面10、11には図3に示すように内部電極2、3が露出している。
【0021】
次に、内部電極2、3を含むセラミック素体1の表面を周知のバレル研磨法によって平滑にする。
【0022】
次に、セラミック素体1を周知のドラム回転式RFスパッタ装置に入れ、Al2O3をタ−ゲットとしてスパッタを行い、図3に示すようにセラミック素体1の全外周面にアルミニウムの酸化物から成る保護膜6を形成する。保護膜6は、AlxOy、ここで、x及びyは任意の数値、で示すアルミニウム化合物から成る。なお、x及びyはx≦2、y≦3から選択された任意の数値であることが望ましい。保護膜6は、セラミック素体1を保護するために耐酸性、絶縁性、及び緻密性を有し、且つ内部電極2、3の突き出しを許すものである。上記の条件を満足させるために保護膜6の厚みを好ましくは0、05〜2μmの範囲、より好ましくは0.1〜1.0μmの範囲にする。スパッタ工程の前にセラミック素体1をバレル研磨して凹凸の少ない表面を得ているので、保護膜6がセラミック素体1上に良好に形成される。
【0023】
次に、外部電極4、5の焼付導体層14、15を形成するために、Ag(銀)粉末と溶剤と有機バインダ−とガラスフリットとから成る周知のAgペ−ストを用意し、Agペ−ストを保護膜6を介してセラミック素体1の第1及び第2の側面10、11の全部と、第1及び第2の主面8、9と第3及び第4の側面12、13の一部に塗布し、空気中において好ましくは500〜800℃から選択された720℃の温度で約8分間焼付け処理を施し、図4に示す焼付導体層14、15を得る。ところで、内部電極2、3を構成しているPdは加熱によって酸化し、しかる後還元するという性質を有する。このため、Agペ−ストの焼付処理を空気中又は酸化性雰囲気中で行うと、Pdの酸化によって内部電圧2、3の体積膨張が生じ、内部電極2、3が第1及び第2の側面10、11から突き出して保護膜6を破り、Ag導体層14、15に接触し、合金化層を形成し、内部電極2、3とAg導体層14、15との電気的接続が成立する。この焼付処理においてAlxOyから成る保護膜6は、導体層14、15に溶融せずに残存する。保護膜6がAg導体層14、15とセラミック素体1との間に残存していることはEPMA分析法即ち電子プロ−ブ微小分析法によって確認されている。
【0024】
次に、保護膜6の緻密性を高めるために、樹脂、例えばシリコ−ン樹脂をトルエン等の溶剤で希釈した溶液の中に保護膜6を有するセラミック素体1を入れ、保護膜6の空隙に樹脂を充填し、また、保護膜6に図6に示すような欠陥部19がある場合にはここに樹脂を充填し、しかる後、風乾及び熱硬化処理を行うことによってシリコ−ン樹脂層7を形成する。
【0025】
次に、外部電極導体層14、15の上に形成されたシリコ−ン樹脂層を除去する。外部電極層14、15の上に樹脂層が形成されない時にはこの工程を省くことができる。
【0026】
次に、周知のバレルメッキ法によってNiから成る第1のメッキ層16、17とSnから成る第2のメッキ層18、19とを順次に形成し、図2のセラミック素子を完成させる。
【0027】
【第2の製造方法】
前述の第1の製造方法では、保護膜6をRFスパッタで形成したが、CVD即ち化学気層成長法によって形成することができる。CVDで保護膜6を形成する時には、周知のCVD成膜装置のプレ−ト上に内部電極2、3を伴ったセラミック素体1を配置し且つ好ましくは400〜600℃、より好ましくは500℃程度に加熱し、トリ−ポロポキシアルミニウム+N2から成る原料ガスを吹き付けてAlxOyから成る保護膜6を形成する。保護膜6の厚さは好ましくは0.05〜2μm、より好ましくは0.1〜1μm、最も好ましくは0.2〜0.5μmとする。保護膜6の形成以外は第1の製造方法と同一である。
【0028】
保護膜6の好ましい厚みの範囲を求めるために保護膜6の厚みを0〜2.5μmの範囲で変化させて、保護膜6の欠陥の発生率(%)と半田リフロ−後のIR(絶縁抵抗)の変化率(%)、外部回路に対する接続の不良率(%)を求めた。
以下詳しく説明する。
【0029】
保護膜6の欠陥発生は、第1及び第2のAg導体層14、15の相互間の保護膜6の欠陥部に対してメッキ液が浸入してセラミック素体1に至るか否かで判定した。従って保護膜欠陥発生率はメッキ伸び発生率と呼ぶこともできる。この保護膜欠陥発生率を保護膜6の厚みを変えて測定したところ、次の表1に示す結果が得られた。
【0030】
【0031】
樹脂層7を設けない場合における保護膜欠陥発生率を保護膜6の厚みを変えて測定したところ、次の表2に示す結果が得られた。
【0032】
【0033】
保護膜6と樹脂層7との両方を有する積層バリスタを回路基板に半田リフロ−で固着した時の第1及び第2の外部電極4、5間のIR(絶縁抵抗)の変化率(%)を保護膜6の厚みを変えて測定したところ、次の表3の結果が得られた。なお、IRの変化率とはリフロ−前のIRとリフロ−後のIRとの割合を示す。
【0034】
【0035】
樹脂層7を設けないで保護膜6のみを設けた積層バリスタを回路基板に半田リフロ−で固着した時の第1及び第2の外部電極4、5間のIRの変化率(%)を保護膜6の厚みを変えて測定したところ、次の表4の結果が得られた。
【0036】
【0037】
保護膜6と樹脂層7とを有する積層バリスタの回路基板に対する半田リフロ−による接続のコンタクト不良率(%)を保護膜6の厚みを変えて測定したところ、次の表5の結果が得られた。
【0038】
【0039】
樹脂層7を設けないで保護膜6のみを設けた積層バリスタの回路基板に半田リフロ−による接続のコンタクト不良率(%)を保護膜6の厚みを変えて測定したところ、次の表6の結果が得られた。
【0040】
【0041】
上記表1〜表6から、保護膜6の厚みは0.05〜2μmであることが好ましく、0.1〜1μmがより好ましいことが判る。なお、上記表1〜表6には、保護膜6をRFスパッタで形成した場合が示されているが、保護膜6をCVDで形成した場合も表1〜表6と同様な結果が得られた。
【0042】
本実施形態は次の効果を有する。
(1) AlxOyから成る保護膜6が、セラミック素体1の外部電極4、5が形成されていない部分のみでなく、外部電極4、5の下にも設けられている。
従って、外部電極4、5の形成部分と形成されていない部分との境界における保護が良好に達成される。即ち、第1及び第2のメッキ層16、17、18、19を形成する時の処理液のセラミック素体1への浸入、及びバリスタの回路基板への実装時における半田フラックスのセラミック素体1への侵入を良好に防ぎ、セラミック素体1のIR特性等の劣化を防ぐことができる。
(2) 内部電極2、3と外部電極4、5との電気的接続が、Ag導体層14、15の焼付時の内部電極2、3の突き出しによって達成されているので、この電気的接続を容易に達成することができる。
(3) AlxOyの保護膜6の上にシリコ−ン樹脂層7を形成し、保護膜6の空隙に樹脂を充填しているので、保護機能を大幅に向上させることができる。
(4) 保護膜6をRFスパッタ法又はCVD法で作るので、目的とする保護膜6を比較的容易に作ることができる。
【0043】
【変形例】
本発明は、上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
(1) 内部電極2、3の材料は、Pdと同様な作用を得ることができるものであれば別のものでもよい。また、内部電極2、3はPdを主成分とし、別の金属を副成分として含むものでもよい。
(2) 保護膜6は、本発明の要求を満たすことができるものであれば、AlxOy以外の物質でもよい。
(3) 外部電極4、5の導体層14、15はAg以外の例えばAg−Pdペ−スト等であってもよい。
(4) AlxOy保護膜6とシリコ−ン樹脂層7との複合構成は、外部電極4、5の下に保護膜6を設けない構成のセラミック素子の保護層としても適用できる。
(5) ZnOバリスタ以外のセラミック積層コンデンサ、セラミック積層サ−ミスタ等のセラミック素子にも本発明を適用できる。
(6) 樹脂層7をシリコ−ン以外の同様な機能を有する高分子樹脂とすることができる。
【図面の簡単な説明】
【図1】本発明の実施形態に従うZnO積層バリスタを示す平面図である。
【図2】図1のA−A線断面図である。
【図3】セラミック素体に保護膜を形成したものを示す断面図である。
【図4】Ag導体層を形成したものを示す断面図である。
【図5】シリコ−ン樹脂層7を形成したものを示す断面図である。
【図6】図5の保護膜6とシリコ−ン樹脂層7との一部を説明的に拡大して示す図である。
【符号の説明】
1 セラミック素体
2、3 内部電極
4、5 外部電極
6 保護膜
7 シリコ−ン樹脂層
8、9 主面
10、11、12、 13 側面
14、15 Ag導体層
16、17 第1のメッキ層
18、19 第2のメッキ層
Claims (5)
- セラミック素体と前記セラミック素体の外周面の一部に露出する端面を有するように前記セラミック素体に埋設され且つ加熱によって体積膨張する性質を有するPd又はPd−Agで形成されている内部電極とを備えたセラミック素子チップを用意する工程と、
前記セラミック素体の全外周面を覆い且つ0.05〜2μmの厚みを有し且つAlxOy、ここで、x及びyは任意の数値、で示すことができるアルミニウムの酸化物から成る保護膜を形成する工程と、
前記保護膜を介して前記セラミック素体の外周面の一部を覆うように外部電極ペ−ストを塗布する工程と、
前記外部電極ペ−ストを500〜800℃の範囲の温度で焼付けることによって外部電極を形成すると同時に前記内部電極を体積膨張させて前記内部電極によって前記保護膜の一部を破り、前記内部電極と前記外部電極との間を電気的に接続する工程と
を有していることを特徴とするセラミック素子の製造方法。 - 更に、メッキ法によって前記外部電極の表面上に金属層を形成する工程を有していることを特徴とする請求項1記載のセラミック素子の製造方法。
- 更に、前記保護膜の前記外部電極によって覆われていない部分を被覆するようにシリコーン樹脂層を形成する工程と、
メッキ法によって前記外部電極の表面上に金属層を形成する工程と
を有していることを特徴とする請求項1記載のセラミック素子の製造方法。 - 前記保護膜を高周波スパッタ方法で形成することを特徴とする請求項1記載のセラミック素子の製造方法。
- 前記保護膜を化学気相成長法で形成することを特徴とする請求項1記載のセラミック素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002073764A JP4637440B2 (ja) | 2002-03-18 | 2002-03-18 | セラミック素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002073764A JP4637440B2 (ja) | 2002-03-18 | 2002-03-18 | セラミック素子の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008032069A Division JP4682214B2 (ja) | 2008-02-13 | 2008-02-13 | セラミック素子及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003272906A JP2003272906A (ja) | 2003-09-26 |
JP4637440B2 true JP4637440B2 (ja) | 2011-02-23 |
Family
ID=29203340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002073764A Expired - Fee Related JP4637440B2 (ja) | 2002-03-18 | 2002-03-18 | セラミック素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4637440B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210327623A1 (en) * | 2017-06-16 | 2021-10-21 | Taiyo Yuden Co., Ltd. | Electronic component and electronic apparatus |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5188390B2 (ja) * | 2006-03-15 | 2013-04-24 | 株式会社村田製作所 | 積層型電子部品およびその製造方法 |
JP4683052B2 (ja) | 2008-01-28 | 2011-05-11 | Tdk株式会社 | セラミック素子 |
DE102012109704A1 (de) * | 2012-10-11 | 2014-04-17 | Epcos Ag | Keramisches Bauelement mit Schutzschicht und Verfahren zu dessen Herstellung |
KR102070230B1 (ko) * | 2013-06-21 | 2020-01-28 | 삼성전기주식회사 | 적층 세라믹 전자 부품의 제조 방법 및 이를 이용하여 제조된 적층 세라믹 전자 부품 |
CN108346494A (zh) * | 2018-01-30 | 2018-07-31 | 旺诠科技(昆山)有限公司 | 一种改善电阻印刷的芯片电阻器及其生产工艺 |
-
2002
- 2002-03-18 JP JP2002073764A patent/JP4637440B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20210327623A1 (en) * | 2017-06-16 | 2021-10-21 | Taiyo Yuden Co., Ltd. | Electronic component and electronic apparatus |
US11532415B2 (en) * | 2017-06-16 | 2022-12-20 | Taiyo Yuden Co., Ltd. | Electronic component and electronic apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2003272906A (ja) | 2003-09-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4683052B2 (ja) | セラミック素子 | |
TWI486981B (zh) | Laminated ceramic electronic parts and manufacturing method thereof | |
JP7550082B2 (ja) | セラミック電子部品 | |
CN115036135B (zh) | 陶瓷电子部件 | |
JP2020188144A (ja) | 電子部品の実装構造体及びその製造方法 | |
JP2022136821A (ja) | セラミック電子部品 | |
JP4682214B2 (ja) | セラミック素子及びその製造方法 | |
US9496087B2 (en) | Multilayer ceramic capacitor | |
JPH0837127A (ja) | 積層セラミックコンデンサおよびその製造方法 | |
JP4637440B2 (ja) | セラミック素子の製造方法 | |
JP5498973B2 (ja) | 積層セラミックコンデンサ及び積層セラミックコンデンサの製造方法 | |
JP2004096010A (ja) | 積層型セラミック電子部品の製造方法 | |
JP3945010B2 (ja) | 積層型バリスタおよびその製造方法 | |
JPH097878A (ja) | セラミック電子部品とその製造方法 | |
JP7534987B2 (ja) | セラミック電子部品 | |
KR20190116183A (ko) | 적층 세라믹 전자부품 | |
JP4380145B2 (ja) | 導電ペースト及びセラミック電子部品の製造方法 | |
JP2000100653A (ja) | チップ型積層電子部品 | |
JP2023055001A (ja) | セラミック電子部品 | |
JP2002329638A (ja) | 積層型電子部品およびその製法 | |
JPH097879A (ja) | セラミック電子部品及びその製造方法 | |
JP2021015925A (ja) | 積層セラミックコンデンサ | |
JP2000077260A (ja) | 積層セラミック電子部品及びその製造方法 | |
JPH09115772A (ja) | チップ型電子部品の外部電極 | |
JP2003068508A (ja) | 積層チップバリスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070518 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070530 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070725 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071219 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080213 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080311 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080411 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101124 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4637440 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |