KR20040038782A - 칩 형상 전자 부품 및 그 제조 방법 - Google Patents

칩 형상 전자 부품 및 그 제조 방법 Download PDF

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Abstract

산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품으로서, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9 ×1)까지의 범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이다. 이 발명에 의하면 유리 코팅 등의 절연 보호층이 불필요하고, 온도 변화에 강하며, 또한 땜납 리플로에 의해서도 소자 표면의 고 저항을 유지할 수 있어, 고 신뢰성으로 제조가 용이한 적층 칩 배리스터 등의 칩 형상 전자 부품을 제공할 수 있다.

Description

칩 형상 전자 부품 및 그 제조 방법{CHIP SHAPED ELECTRONIC DEVICE AND A METHOD OF PRODUCING THE SAME}
본 발명은 유리 코팅 등의 절연 보호층이 불필요하고, 온도 변화에 강하며, 또한 땜납 리플로에 의해서도 소자 표면의 고 저항을 유지할 수 있어, 고 신뢰성으로 제조가 용이한 적층 칩 배리스터 등의 칩 형상 전자 부품 및 그 제조 방법에 관한 것이다.
최근 전자 기기의 소형화 및 고성능화에 따라, 칩 형상 전자 부품이 필요 불가결하게 되어 오고 있다. 칩 형상 전자 부품은 통상적으로 회로 기판 상에 배치되어 인쇄된 땜납과 함께 열 처리되어 회로를 형성한다. 이 열 처리를 땜납 리플로 처리라고 한다. 이 때, 땜납 중에는 환원력이 강한 플럭스(flux)가 포함되어 있고, 그것에 의하여 칩 부품의 표면이 침식되어 절연 저항이 저하하는 경우가 있다.
칩 형상 전자 부품으로서의 적층 칩 배리스터도 예외 없이, 땜납 리플로에 의해 적층 칩 배리스터의 소자 표면이 환원되어 절연 저항이 저하하고 신뢰성이 떨어지는 단점이 발생된다.
이 문제를 해결하기 위하여, 적층 칩 배리스터의 소자 표면에 유리를 코팅하여 신뢰성의 향상을 도모하는 것이 행해지고 있다(예컨대, 특허 문헌 1 참조).
그러나, 소자 표면을 유리로 균일하게 코팅하여 피복하는 것은 상당히 수고스러운 일이다. 또한, 세라믹재와 유리재의 열 팽창 계수가 상이하므로, 그 계면이 온도 사이클 등에 의해 손상을 받기 쉽다. 따라서, 유리 층에 크랙이 생길 수있어 소자를 구성하는 세라믹의 절연이 파괴될 수 있는 우려가 있다.
또, 소자 표면에 Li 또는 Na를 확산시켜, 소자 표면을 고 저항화하는 방법이 제안되어 있다(특허 문헌 2 참조). 이 특허 문헌에 기재된 발명에서는 소자 표면의 Li 또는 Na의 SIMS 이온 강도(M1)와, 표면으로부터 10μm까지의 깊이 부분에서의 Li 또는 Na의 SIMS 이온 강도(M2)와의 비(M1/M2)를 10≤(M1/M2)<50000으로 하고 있다.
그러나, 이 방법에서는 전기 도금 시의 외관 불량을 개선할 수 있지만, 땜납 리플로에서 플럭스로부터의 환원에 대해서는 불충분하다는 것이 판명되었다. 즉, 땜납 리플로 시에 활성화된 플럭스의 환원력은 전기 도금의 환원력보다도 상당히 크기 때문에, Li 또는 Na가 확산되어 있는 범위의 두께가 1Oμm 정도는, 땜납 리플로에 대해서 불충분하였다.
또한, 최근들어 전자 기기의 소형화가 한층 더 요구되고 있고, 예컨대, 그 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하로 극소 사이즈의 칩 형상 전자 부품의 개발도 진행되고 있다.
특허 문헌 1일본국 특개평 제6-96907호 공보
특허 문헌 2일본국 특개평 제9-246017호 공보
도 1은 본 발명의 일 실시 형태에 따른 적층 칩 배리스터의 개략 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층 칩 배리스터의 제조 공정을 도시하는 플로우 차트 도면이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 칩 배리스터의 제조 공정을 도시하는 플로우 차트 도면이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 칩 배리스터의 개략 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 1a : 전압 비직선성 저항체층 2, 2a : 내부 전극층
3, 3a : 단자 전극 4, 4a : 고 저항층
5 : 단자간 갭 1O, 1Oa : 적층 칩 배리스터
12, 12a : 소자 본체
본 발명의 목적은, 유리 코팅 등의 절연 보호층이 불필요하고, 온도 변화에 강하며, 또한 땜납 리플로에 의해서도 소자 표면의 고 저항을 유지할 수 있어, 고 신뢰성으로 제조가 용이한 적층 칩 배리스터 등의 칩 형상 전자 부품 및 그 제조방법을 제공하는 것이다.
또한, 상기 특성을 가진 극소 사이즈(예컨대, 그 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하)의 칩 형상 전자 부품 및 그 제조 방법을 제공하는 것도 목적으로 한다.
칩 형상 전자 부품
상기 목적을 달성하기 위해서, 본 발명의 제1 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제1 관점에서는, 다음에 나타내는 각 관점의 구성을 채용하는 것이 바람직하다.
제2 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제3 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Na와 Zn과의 이온 강도비(Na/Zn)를 측정한 경우에, 0.001≤(Na/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제4 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 K와 Zn과의 이온 강도비(K/Zn)를 측정한 경우에, 0.001≤(K/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제5 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Rb와 Zn과의 이온 강도비(Rb/Zn)를 측정한 경우에, 0.001≤(Rb/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제6 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Cs와 Zn과의 이온 강도비(Cs/Zn)를 측정한 경우에, O.OO1≤(Cs/Zn)≤1OO 인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제1 관점에서는, 다음에 나타내는 각 관점의 구성을 채용하는 것도 바람직하다.
제7 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제8 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 Na와 Zn과의 이온 강도비(Na/Zn)를 측정한 경우에, 0.001≤(Na/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제9 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 K와 Zn과의 이온 강도비(K/Zn)를 측정한 경우에, 0.001≤(K/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제10 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 Rb와 Zn과의 이온 강도비(Rb/Zn)를 측정한 경우에, 0.01≤(Rb/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제11 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
상기 소자 본체의 표면으로부터 깊이 1OOμm 까지의 범위를 2차 이온 질량 분석법으로 Cs와 Zn과의 이온 강도비(Cs/Zn)를 측정한 경우에, O.1≤(Cs/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
또한, 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상전자 부품에 있어서,
상기 소자 본체의 표면으로부터 깊이 1OOμm 까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제1 관점에서는, 다음에 나타내는 각 관점의 구성을 채용하는 것도 바람직하다.
제12 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리(단자간 갭)가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면에서 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제13 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Na와 Zn과의 이온 강도비(Na/Zn)를 측정한 경우에, 0.001≤(Na/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제14 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 K와 Zn과의 이온 강도비(K/Zn)를 측정한 경우에, 0.001≤(K/Zn)≤l00인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제15 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Rb와 Zn과의 이온 강도비(Rb/Zn)를 측정한 경우에, 0.001≤(Rb/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제16 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Cs와 Zn과의 이온 강도비(Cs/Zn)를 측정한 경우에, O.OO1≤(Cs/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제17 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품이 제공된다.
제7 관점 및 제12 관점에서는, 바람직하게는 상기 이온 강도비가 0.01≤(Li/Zn)≤500이다.
칩 형상 전자 부품의 제조 방법
상기 목적을 달성하기 위해서, 본 발명의 제1 관점에 의하면, 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체와, 이 소자 본체의 외면에 형성된 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
상기 소자 본체를 형성하는 공정과,
상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 공정과,
그 후에, 상기 소자 본체의 외면에 상기 내부 전극층에 접속하는 상기 한 쌍의 단자 전극을 형성하는 공정을 갖고,
상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법이 제공된다.
제1 관점에서는, 다음에 나타내는 각 관점의 구성을 채용하는 것이 바람직하다.
제2 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체와,
상기 소자 본체의 외면에 형성된 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
상기 소자 본체를 형성하는 공정과,
상기 소자 본체의 외면에, 상기 내부 전극층에 접속하는 단자 전극을 형성하는 공정과,
그 후에, 상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 공정을 갖고,
상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법이 제공된다.
제3 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품의 제조 방법에 있어서,
상기 소자 본체를 형성하는 공정과,
상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 공정과,
그 후에, 상기 소자 본체의 외면에, 상기 내부 전극층에 접속하는 단자 전극을 형성하는 공정을 갖고,
상기 알칼리 금속을 확산시킬 때, 상기 소자 본체의 표면으로부터 깊이 1OOμm 까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법이 제공된다.
제4 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품의 제조 방법에 있어서,
상기 소자 본체를 형성하는 공정과,
상기 소자 본체의 외면에, 상기 내부 전극층에 접속하는 단자 전극을 형성하는 공정과,
그 후에, 상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 공정을 갖고,
상기 알칼리 금속을 확산시킬 때, 상기 소자 본체의 표면으로부터 깊이 1OOμm 까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법이 제공된다.
제5 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
상기 소자 본체를 형성하는 공정과,
상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 공정과,
그 후에, 상기 소자 본체의 외면에, 상기 내부 전극층에 접속하는 상기 한 쌍의 단자 전극을 형성하는 공정을 갖고,
상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×l)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법이 제공된다.
제6 관점에 의하면,
산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체와,
상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에있어서,
상기 소자 본체를 형성하는 공정과,
상기 소자 본체의 외면에 상기 내부 전극층에 접속하는 단자 전극을 형성하는 공정과,
그 후에, 상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 공정을 갖고,
상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면에서 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법이 제공된다.
바람직하게는, 상기 알칼리 금속을 확산시킬 때, 상기 소자 본체의 표면에, 알칼리 금속의 화합물의 분말을 부착시킨 상태에서, 상기 소자 본체를 700℃∼100O℃의 온도로 열 처리하고, 상기 소자 본체의 표면에 대한 상기 분말의 부착량과 열 처리 온도와 열 처리 시간 중의 적어도 하나를 제어한다.
공통 사항
바람직하게는, 상기 알칼리 금속(A)이 Li, Na, K, Rb, Cs 중 적어도 하나이다.
본 발명에서, 칩 형상 전자 부품으로서는 특별히 한정되지는 않지만, 바람직하게는 상기 소자 본체가 산화 아연계 전압 비직선성 저항체층과 내부 전극층이 교대로 적층된 구조를 갖고, 상기 칩 형상 전자 부품은 적층형 칩 배리스터이다.
발명의 작용
(l)본 발명은 요컨대, Li, Na, K, Rb, Cs 등의 알칼리 금속을 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체의 표면을 포함하는 소정 깊이까지의 범위에 단일체 및 다수로 많이 포함시키는 것을 내용으로 하는 기술이다.
(2)본 발명자들은 적층 칩 배리스터 등의 칩 형상 전자 부품에 있어서, 소자 본체의 치수를 막론하고, 내부 전극층의 적층 방향 최외측으로부터 상기 소자본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위의 이온 강도비(알칼리 금속(A)/아연(Zn))를 측정한 경우에, 이 이온 강도비를 소정 범위로 조정함으로써, 땜납 리플로에서의 플럭스에 의한 절연 저항값의 저하를 방지할 수 있고, 땜납 리플로 후의 절연 불량률을 대폭 저감할 수 있는 것을 발견하였다.
알칼리 금속이 확산되고 있는 소자 본체(치수는 불문)의 표면으로부터깊이(0.9×1)까지의 범위의 상태는 반드시 명확하지는 않지만, 소자 본체의 외측에 위치하는 산화 아연계 재료층에 포함되는 산화 아연 입자 내에, 알칼리 금속이 용해되었다고 생각할 수 있다. 본 발명에서는, 상기의 이온 강도비를 소정 범위로 함으로써, 이 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위는, 다른 부분과 비교하여, 고 저항층이 되고, 땜납 리플로에 의한 플럭스의 환원 작용으로부터 소자 표면에 전류가 누설하는 것을 방지한다. 따라서, 땜납 리플로 후의 절연 저항값의 저하를 방지할 수 있는 동시에, 절연 불량률을 저하시키는 것이 가능하게 된다.
(3)본 발명자들은 상기 소자 본체의 치수가, 예컨대 세로 0.6mm 초과 ×가로 0.3mm 초과 ×두께 0.3mm 초과로 극소 사이즈 이외의 사이즈의 경우에는, 소자 본체의 표면으로부터 깊이 100μm 까지의 범위의 상기 이온 강도비(알칼리 금속(A)/아연(Zn))를 소정 범위로 조정하면, 상기와 같은 효과를 얻을 수 있다는 것을 발견했다.
또, 본 발명의 칩 형상 전자 부품에서는 상기의 특허 문헌 2에서 정의하고 있는 M1/M2가 약 1이 되어, 특허 문헌 2에서 규정하고 있는 10≤(M1/M2)≤50000의 범위를 벗어나게 된다. 그러나, 본 발명자는 본 발명의 범위로 함으로써, 땜납 리플로 후의 절연 저항값의 저하를 방지할 수 있는 동시에, 절연 불량률을 저하시키는 것이 가능하다는 것을 처음으로 발견했다.
(4)본 발명자들은, 특히 상기 소자 본체의 치수가, 예컨대 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하로 극소 사이즈인 경우에는, 상기 (3)의 기술을 적용하지 않고, 상기 (2)의 기술을 적용하는 것이 바람직하다는 취지도 발견했다. 상기 (3)의 기술을 소자 본체의 치수가 극소 사이즈의 칩에 그대로 적용한 경우에는, 다음에 나타내는 단점을 발생시킨다고 판명하였다. 일반적으로, 칩 형상 전자 부품의 일례로서의 적층 칩 배리스터는 그 소자 본체에서의 적층 방향으로 이웃하는 2개의 내부 전극층 간에서 배리스터 특성을 발현시킨다. 상기 극소 사이즈의 칩의 경우, 내부 전극층 중 적층 방향 최외측에 배치되는 내부 전극층과, 소자 본체의 표면과의 거리가 1OOμm 미만이 되는 경우가 있다. 이 경우에 먼저 제안한 바와 같이, 칩 배리스터 소자 표면을 포함하는 깊이 1OOμm의 범위까지 절연층을 형성하면, 내부 전극층의 적층 방향 최외측보다도 내측의 칩 내부(배리스터 특성을 발현하는 내부 전극층 간)에까지 상기 알칼리 금속이 확산하는 경우가 있어, 이 영향에 의해서 전기 특성이 변동하는 경우도 있을 수 있다. 따라서, 상기 소자 본체의 치수가 극소 사이즈인 경우에는, 상기 (3)의 기술이 아니라, 상기 (2)의 기술을 적용함으로써, 같은 효과를 얻을 수 있는 것이다.
또한, 유리 코팅과 같은 열 팽창 계수가 상이한 물질을 이용하지 않으므로, 히트 사이클에 강하다. 또한, 유리 코팅 등의 절연화 방법에 의하지 않고라도(극소 사이즈의 칩 형상 전자 부품에서, 유리 코팅은 적용이 곤란함 뿐만 아니라, 임의로 적용하더라도, 칩이 유리에 의해서 약간 둥근 형상이 되어, 칩의 마운트 시에 악영향이 나타난다), 단자간 갭(도 4의 부호 5에 상당)보다 좁은 극소 사이즈의 칩으로, 단자 간의 절연을 확실히 확보할 수 있게 된다. 따라서, 전자 부품의 고 신뢰성을 유지할 수 있다.
(5)또한, 본 발명에서는 알칼리 금속 공급원을 소자 본체의 표면에 부착시켜, 열 처리로 알칼리 금속을 소자 본체의 표면으로부터 내부를 향하여 확산시킴으로써 고 저항층을 형성하고, 종래와 달리 절연 유리층을 코팅할 필요가 없으므로, 복잡한 설비나 공정이 불필요하고, 용이하고 또한 저가로 고 신뢰성의 칩 형상 전자 부품을 제조할 수 있다.
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
제1 실시 형태
도 1에 도시하는 바와 같이, 본 실시 형태에 따른 칩 형상 전자 부품의 일례로서의 적층 칩 배리스터(10)는 전압 비직선성 저항체층(1)과 내부 전극층(2)이 교대로 적층된 구조의 소자 본체(12)를 갖는다. 내부 전극층(2)은 소자 본체(12)의 대향하는 양단면으로부터 교대로 노출되어 있고, 각각의 외부 단자 전극(3)에 접속되어 배리스터 회로를 형성한다.
내부 전극층(2)의 적층 방향 외측에는 최외층(11)이 적층되어, 내부 전극층(2)이 보호된다. 최외층(11)은 통상적으로 저항제층(1)과 같은 재질로 구성된다. 저항체층(1)의 재질에 관해서는 후술한다. 또한, 소자 본체(12)의 주위에 형성되어 있는 고 저항체층(4)에 관해서도 후술한다.
소자 본체(12)의 형상은 특별한 제한은 없지만, 통상적으로 직육면체 형상이다. 본 실시 형태에서는 소자 본체(12)의 치수는, 예컨대, 세로(0.6mm보다 크고 5.6mm 이하) ×가로(0.3mm보다 크고 5.0mm 이하) ×두께(0.3mm보다 크고 1.9mm 이하)정도이다.
전압 비직선성 저항체층(1)(최외층(11)도 같음)은 산화 아연계 배리스터 재료층으로 구성된다. 이 산화 아연계 배리스터 재료층은, 예컨대 ZnO를 주성분으로 하고, 부성분으로서 희토류 원소, Co, IIIb족 원소(B, Al, Ga 및 In), Si, Cr, 알칼리 금속 원소(K, Rb 및 Cs) 및 알칼리토류 금속 원소(Mg, Ca, Sr 및 Ba) 등을 포함하는 재료로 구성된다. 또는, Zn0를 주 성분으로 하고, 부 성분으로서 Bi, Co, Mn, Sb, Al 등을 포함하는 재료로 구성되어도 된다.
ZnO를 포함하는 주 성분은 전압-전류 특성에서 우수한 전압 비직선성과, 큰 서지내량(surge tolerated dose)을 발현하는 물질로서 작용한다. 또한, 전압 비직선성이란, 단자 전극(3) 간에 서서히 증대하는 전압을 인가할 때, 소자에 흐르는 전류가 비직선적으로 증대하는 현상을 말한다.
저항체층(1) 내의 주 성분으로서의 ZnO의 함유량은 특별히 한정되지 않지만, 통상적으로 저항체층(1)을 구성하는 전체의 재료를 100질량%로 한 경우에, 통상적으로 99.8질량%∼69.0질량%이다.
내부 전극층(2)에 함유되는 도전재는 특별히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다. 내부 전극층(2)의 두께는 용도에 따라서 적절히 결정하면 되지만, 통상적으로 0.5㎛∼5㎛정도이다.
외부 단자 전극(3)에 함유되는 도전재는 특별히 한정되지 않지만, 통상적으로 Ag나 Ag-Pd 합금 등을 이용한다. 또한, 필요에 따라서, Ag나 Ag-Pd 합금 등의 하지층의 표면에 전기 도금 등에 의해, Ni 및 Sn/Pb막을 형성한다. 외부 단자 전극(3)의 두께는 용도에 따라서 적절히 결정하면 되지만, 통상적으로 10㎛∼50㎛ 정도이다.
고 저항층(4)은 소자 본체(12)의 외표면 전체를 피복하도록 형성되어 있다. 이 고 저항층(4)은 열 분해하여 산화물이 되는 알칼리 금속 화합물을 소자 본체(12)의 표면에 부착시킨 상태로 열 처리함으로써, 소자 본체(12)의 표면으로부터 내부를 향하여 알칼리 금속을 확산시킴으로써 형성된다.
또한, 고저항층(4)과 소자 본체(12)의 최외층(11)과의 경계는 반드시 명확하지는 않지만, 최외층(11)에 대하여 알칼리 금속이 확산된 범위가 고 저항층(4)이 된다. 이 고저항층(4)은 전압 비직선성 저항체층(1)을 땜납 리플로 시에 보호하는 역할을 한다.
이 고 저항층(4)의 두께는 특별히 한정되지 않지만, 적어도 10㎛ 이상이고, 내부 전극층(2)까지는 도달하지 않는 두께이다. 이 두께가 지나치게 얇으면 본 발명의 효과가 적고, 지나치게 두꺼우면 전압 비직선성 저항체층(1)의 전기 특성에 악영향을 미치는 경우가 있다.
이 고저항층(4)에서는 그 표면(즉, 소자 본체(12)의 표면)으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤ 500이 된다.
또한, 이온 강도비는 2차 이온 질량 분석법(SIMS)에 의해 구할 수 있다. SIMS는 표면층으로부터 미크론 오더로, 깊이 방향의 이온 농도 분포를 고감도로 측정할 수 있는 방법이다. 고 에너지(수 keV∼20keV)의 이온 빔을 고체 표면에 조사(照射)하면, 스퍼터 현상에 의해 시료 구성 원자가 중성자 또는 이온으로서 방출된다. 이렇게 하여, 2차적으로 방출되는 이온을 질량 분석계로 질량·전하의 비로 나눠 시료 표면의 원소 분석 및 화합물 분석을 행하는 방법이 SIMS이다.
고 저항층(4)에 확산되는 알칼리 금속으로서는 특별히 한정되지 않지만, 바람직하게는 Li, Na, K, Rb, Cs 중 적어도 하나이고, 더욱 바람직하게는 Li이다.
알칼리 금속이 Li인 경우에는, Li와 Zn과의 이온 강도비(Li/Zn)는 바람직하게는 0.001≤(Li/Zn)≤500, 더 바람직하게는 0.01≤(Li/Zn)≤500이다.
알칼리 금속이 Na인 경우에는, Na와 Zn과의 이온 강도비(Na/Zn)는 바람직하게는 0.001≤(Na/Zn)≤100이다.
알칼리 금속이 K인 경우에는, K와 Zn과의 이온 강도비(K/Zn)는 바람직하게는 0.001≤(K/Zn)≤100이다.
알칼리 금속이 Rb인 경우에는, Rb와 Zn과의 이온 강도비(Rb/Zn)는 바람직하게는 0.01≤(Rb/Zn)≤l00이다.
알칼리 금속이 Cs인 경우에는, Cs와 Zn과의 이온 강도비(Cs/Zn)는 바람직하게는 O.1≤(Cs/Zn)≤lOO이다.
이온 강도비가 지나치게 작은 경우에는, 땜납 리플로 후의 절연 저항값이 지나치게 낮은 경향이 있고, 이온 강도비가 지나치게 크면, 전압 비직선성 저항체층(1)의 전기 특성에 악영향을 미치는 우려와 함께, 땜납 리플로 후의 절연 저항값의 증대가 저하하는 경향이 있다.
다음에 도 2에 근거하여 본 발명에 따른 적층 칩 배리스터(10)의 제조 공정을 설명한다.
우선, 인쇄 공법 또는 시트 공법 등에 의해, 내부 전극층(2)이 한 층씩 번갈아 양단부에 노출되도록, 전압 비직선성 저항체층(1)(배리스터층)과 내부 전극층(2)을 교대로 적층하고 그 적층 방향의 양단에 최외층(11)을 적층하여 적층체를 형성한다(도 2의 공정 a).
다음에 이 적층체를 절단하여 그린(green) 칩을 얻는다(공정 b).
다음에 필요에 따라서 바인더 제거 처리를 행하고, 그린 칩을 소성하여 칩 본체(12)가 되는 칩 소자를 얻는다(공정 c).
얻어진 칩 소자를 밀폐 회전 포트에 의해, 칩 소자의 표면에 알칼리 금속 화합물을 부착시킨다(공정 d). 알칼리 금속 화합물로서는, 특별히 한정되지 않지만 열 처리함으로써, 알칼리 금속이 소자 본체(12)의 표면으로부터 내부로 확산할 수 있는 화합물이고, 알칼리 금속의 산화물, 수산화물, 염화물, 초산염, 붕산염, 탄산염 및 수산염 등이 이용된다. 알칼리 금속 화합물의 부착량을 제어함으로써, 상기의 이온 강도비를 제어할 수 있다.
다음에 이 알칼리 금속 화합물이 부착된 칩 소자를 전기로에서 소정의 온도 및 시간동안 열 처리한다(공정 e). 그 결과, 알칼리 금속 화합물로부터 알칼리 금속이 칩 소자의 표면으로부터 내부를 향하여 확산하여, 고 저항체층(4)이 형성된 소자 본체(12)가 얻어진다. 이 때의 열 처리 온도 및 열 처리 시간에 의해, 상기의 이온 강도비를 제어할 수 있는 동시에, 고 저항층(4)의 두께를 제어할 수 있다. 바람직한 열처리 온도는 700℃∼1000℃이고, 열 처리 분위기는 대기 내이다. 또한, 열처리 시간은 바람직하게는 10분∼4시간이다.
다음에, 열처리 후의 소자의 양단부에 단자 전극을 도포하고, 인쇄하여 Ag 하지 전극을 형성한다(공정 f). 여기서는, 하지 전극재로서, Ag를 선택하지만, 소자 본체(12)에 대한 인쇄가 좋고, 내부 전극층(2)을 구성하는 재질과의 접속성이 좋고, 또한 후속의 도금 공정에서 도금이 잘 되는 재료이면, 어떠한 재료라도 사용할 수 있다.
마지막으로, 하지 전극의 표면에 전기 도금에 의해 Ni 도금막 및/또는 Sn/Pb 도금막을 형성하여(공정 g), 적층 칩 배리스터(1O)를 얻는다.
또한, 알칼리 금속을 소자 본체(12)의 표면으로부터 확산시키기 위한 수단으로서는, 상기의 수단에 한하지 않고, 예컨대, 이하의 수단을 채용할 수 있다. 즉, 단자 전극(3)을 형성하기 전의 소자 본체(12)를 알칼리 공급원 내에 매입하여 열 처리하는 방법, 스프레이 등으로 용액화한 알칼리 공급원을 소자 본체(12)의 외주에 균일하게 뿌린 후에 열 처리하는 방법, 및 알칼리 금속 공급원 분말을 포함하는 에어를 소자 본체(12)의 외주에 균일하게 뿌린 후에 열 처리하는 방법 등이 예시된다.
이들의 방법으로는, 소자 본체(12)의 양단부에 노출되어 있는 내부 전극층(2)의 노출 단면에 대해서도 알칼리 금속이 다소 확산되게 되지만, 내부 전극층(2)의 도전성에 영향을 주지 않는다.
또, 내부 전극층(2)의 노출 단면에 대한 알칼리 금속의 확산을 확실하게 방지하기 위해서는, 예컨대 도 3에 도시하는 바와 같이, 고 저항층의 형성(공정 d 및 공정 e)을 단자 전극 형성(공정 f) 후에 실행해도 된다. 이 경우에는, 도 1에 도시하는 고저항층(4)은 단자 전극(3)의 내측에는 형성되지 않는다. 따라서, 알칼리 금속이 내부 전극층(2)의 노출 단면으로부터 확산되는 경우는 없다. 또, 단자 전극을 도포 건조 후, 알칼리 금속을 표면에 부착시켜 인쇄를 실시하면, 인쇄와 함께 알칼리 금속의 소체로의 확산도 동시에 실행되고 공정의 간략화가 가능하다.
제2 실시 형태
도 4에 도시하는 바와 같이, 본 실시 형태에 따른 칩 형상 전자 부품의 일례로서의 적층 칩 배리스터(10a)는 전압 비직선성 저항체층(1a)과 내부 전극층(2a)이 교대로 적층된 구조의 소자 본체(12a)의 외면에 한 쌍의 외부 단자 전극(3a)이 형성되어 있다. 본 실시 형태에서는, 한 쌍의 외부 단자 전극(3a)은 동일 평면 상에서 대향하는 단부끼리의 거리(단자간 갭. 도 4에서 도면 부호5에 상당)가 50μm 이상이고, 그 밖의 구성은 제1 실시 형태와 같다.
내부 전극층(2a)의 적층 방향 외측에는 최외층(11a)이 적층되어 내부 전극층(2a)이 보호되어 있다. 최외층(11a)은 저항체층(1a)과 같은 재질로 구성된다.
소자 본체(12a)의 형상은 특별한 제한은 없고, 통상적으로 직육면체 형상이 된다. 본 실시 형태에서는, 소자 본체(12a)의 치수가 세로(0.6mm 이하, 바람직하게는 0.4mm 이하) ×가로(0.3mm 이하, 바람직하게는 0.2mm 이하) ×두께(0.3mm 이하, 바람직하게는 0.2mm 이하)의 극소 사이즈를 대상으로 하고 있다. 이 극소 사이즈때문에, 본 발명에서는 최외층(11a)의 두께는, 통상적으로 1OOμm 미만, 바람직하게는 90μm 이하가 된다. 또한, 한 쌍의 내부 전극층(2a)에 끼워지는 저항체층(1a)의 층간 두께에 따라서는, 최외층(11a)의 두께가 1O0μm를 초과하는 경우도 있다.
저항체층(1a)(최외층(11a)도 같음), 내부 전극층(2a), 외부 단자 전극(3a)은 제1 실시 형태의 저항층(1), 내부 전극층(2), 외부 단자 전극(3)과 마찬가지로 구성되어 있다. 또한, 소자 본체(12a)의 주위에 형성되어 있는 고 저항체층(4a)에 관해서도 마찬가지이다.
단, 본 실시 형태에서는, 고 저항층(4)은 상기 내부 전극층(2)의 적층 방향 최외측으로부터 상기 소자 본체(12)의 표면까지의 최단 거리를 1로 했을 때, 상기 소자 본체(12)의 표면으로부터 깊이(0.9×1)까지의 범위를 SIMS로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 된다.
고 저항층(4)내에 확산되는 알칼리 금속으로서는, 바람직하게는 Li, Na, K, Rb, Cs 중 적어도 하나, 더 바람직하게는 Li이다.
알칼리 금속이 Li인 경우에는, Li와 Zn과의 이온 강도비(Li/Zn)는 바람직하게는 0.001≤(Li/Zn)≤500, 더 바람직하게는 0.01≤(Li/Zn)≤500이다.
알칼리 금속이 Na인 경우에는, Na와 Zn과의 이온 강도비(Na/Zn)는 바람직하게는 0.001≤(Na/Zn)≤l00, 더 바람직하게는 0.01≤(Na/Zn)≤100이다.
알칼리 금속이 K인 경우에는, K와 Zn과의 이온 강도비(K/Zn)는 바람직하게는 0.001≤(K/Zn)≤100, 더 바람직하게는 0.01≤(K/Zn)≤100이다.
알칼리 금속이 Rb인 경우에는, Rb와 Zn과의 이온 강도비(Rb/Zn)는 바람직하게는 0.001≤(Rb/Zn)≤l00, 더 바람직하게는 0.01≤(Rb/Zn)≤100이다.
알칼리 금속이 Cs인 경우에는, Cs와 Zn과의 이온 강도비(Cs/Zn)는 바람직하게는 O.OO1≤(Cs/Zn)≤1OO, 더 바람직하게는 O.1≤(Cs/Zn)≤lOO이다.
이온 강도비가 지나치게 작은 경우에는, 땜납 리플로 후의 절연 저항값이 지나치게 낮은 경향이 있고, 이온 강도비가 지나치게 크면 전압 비직선성 저항체층(1)의 전기 특성에 악영향을 미칠 우려가 있음과 동시에, 땜납 리플로 후의 절연 저항값의 증대가 저하하는 경향이 있다.
적층 칩 배리스터(1Oa)의 제조 방법에 관해서는, 제1 실시 형태에서의 배리스터(10)를 제조하는 경우와 마찬가지로 실행할 수 있다.
그 밖의 실시 형태
또한, 본 발명은 상술한 실시 형태에 한정되는 것이 아니라, 본 발명의 범위 내에서 여러가지로 개변할 수 있다.
실시예들
이하, 본 발명을 더욱 상세한 실시예에 근거하여 설명하지만, 본 발명은 이들 실시예에 한정되지 않는다.
실시예 1
도 2에 도시하는 공정(a∼c) 및 통상 방법에 따라서, 1608 형상(외형 치수: 1.6mm×0.8mm×0.8mm)의 소자 본체(12)로 이루어지는 칩 소자를 형성하였다. 또한, 칩 소자의 비직선성 저항체층(1) 및 최외층(1a)은 산화 아연계 재료로 구성되어 있고, 구체적으로는 순도 99.9%의 ZnO(99.725몰%)에, Pr을 0.5몰%, Co를 1.5몰%, Al을 0.005몰%, K를 0.05몰%, Cr을 0.1몰%, Ca를 0.1몰%, Si를 0.02몰%의비율로 첨가한 것으로 구성하였다. 또한, 내부 전극층(2)은 Pd로 구성하였다.
얻어진 칩 소자를 밀폐 회전 포트에 의해 칩 소자 표면에 Li2CO3의 분말을 부착시켰다. Li2CO3의 분말의 평균 입경은 3μm 이었다.
또한, Li2CO3의 투입량은 칩 소자 하나 당 O.OO1μg∼1Omg의 범위로 하였다. 이 투입량의 증감에 의해 후술하는 이온 강도비가 상이한 시료를 얻을 수 있게 된다.
Li2CO3의 분말이 부착된 칩 소자를 7OO℃∼1OOO℃의 열 처리 온도에서 10분∼4시간 공기 중에서 열 처리하여, 칩 소자의 표면으로부터 Li를 확산시켜, 그 표면 근방에 고 저항층(4)을 형성하였다. 이들 열 처리 온도 및 열 처리 시간을 변화시킴으로서, 후술하는 이온 강도비가 상이한 시료를 얻을 수 있게 된다.
그 후는, 통상적인 방법으로 Ag 하지 전극을 형성하고, 하지 전극의 표면에 전기 도금에 의해 Ni 도금막 및 Sn/Pb 도금막을 형성하여 단자 전극(3)을 형성하여 적층 칩 배리스터(10)를 얻었다.
이러한 방법으로 얻은 다수의 적층 칩 배리스터 시료에 관해서, 소자 본체의 표면으로부터 100μm 까지의 범위를 2차 이온 질량 분석법으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정하였다. 또한, 땜납 리플로 전후의 절연 저항값을 측정하여 절연 불량률을 구해 표 1에 정리하였다.
또한, 땜납 리플로는 기판에 플럭스를 함유하는 크림 땜납을 인쇄하고, 소자를 마운트 한 후 피크 온도가 230℃인 리플로 노를 통과시킴으로서 실행하였다.
Li/Zn의 이온 강도비는 2차 이온 질량 분석법(SIMS)에 의해 깊이 100μm까지의 값을 평균으로 구하였다. 또한, 절연 저항값은 인가 전압 3V로 측정하여 100개의 평균값으로부터 구하고, 절연 불량률은 1MΩ에 도달하지 않는 소자를 불량으로 계산하였다. 또한, 땜납 리플로 전의 소자는 어느 것이나, 절연 저항은 100MΩ이상이었다.
표 1
표 1에 나타내는 바와 같이, 이온 강도비가 0.0001 이하의 소자는, 리플로 후의 절연 저항값의 평균이 1MΩ이하로 낮고, 리플로 후의 절연 불량률도 높다(시료 1). 한편, 이온 강도비가 0.001 이상, 500 이하의 소자는 절연 저항값의 평균이 4.8MΩ보다 크고, 불량률은 모두 O이었다(시료(2∼8)). 특히, 0.01 이상 500 이하의 소자는 절연 저항값의 평균이 12MΩ보다 크고, 보다 바람직한 것을 확인할 수 있었다. 또한, 이온 강도비가 1000 이상의 샘플은 제작할 수 없었다(시료(9)).
또한, 시료 번호(1∼8)에 관해서는, Li 확산 처리의 전후에서, 배리스터 특성(전압 비직선성)은 변화하지 않는 것으로, 별도의 실험에 의해 확인되었다.
실시예 2
Li2CO3대신에, Na2CO3을 이용하는 것 이외는, 실시예 1과 같은 조건으로 소자를 제작하였다. 그 결과를 표 2에 정리하였다.
표 2
표 2에 나타내는 바와 같이, 이온 강도비가 0.0001 이하의 소자는, 리플로 후의 절연 저항값이 1MΩ이하로 낮고, 리플로 후의 절연 불량률도 높다(시료(10)).
한편, 이온 강도비가 0.001 이상 100 이하의 소자는 리플로 후의 절연 저항값의 평균이 3.6MΩ보다 크고, 불량률은 5% 이하였다(시료(11∼16)). 특히, 0.01 이상 100 이하의 소자는, 절연 저항값의 평균이 10MΩ보다 크고, 보다 바람직한 것으로 확인할 수 있었다. 또한, 이온 강도비가 500 이상의 샘플은 제작할 수 없었다(시료(17)).
또한, 시료 번호(10∼16)에 관해서는 Na 확산 처리의 전후에서, 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
실시예 3
Li2CO3대신에, K2CO2를 이용하는 것 이외는, 실시예 1과 마찬가지의 조건으로 소자를 제작하였다. 그 결과를 표 3에 정리하였다.
표 3
표 3에 나타내는 바와 같이, 이온 강도비가 0.0001 이하의 소자는, 리플로 후의 절연 저항값이 1MΩ이하로 낮고, 리플로 후의 절연 불량률도 높다(시료(18)).
한편, 이온 강도비가 0.001 이상 100 이하의 소자는, 리플로 후의 절연 저항값의 평균이 11MΩ보다 크고, 불량률은 0%이었다(시료(19∼24)).
특히 0.01 이상 100 이하의 소자는, 절연 저항값의 평균이 21MΩ보다 크고, 보다 바람직한 것이 확인할 수 있었다. 또한, 이온 강도비가 500 이상의 샘플은 제작할 수 없었다(시료(25)).
또한 시료 번호(18∼24)에 관해서는 K 확산 처리 전후에서 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
실시예 4
Li2CO3대신에, Rb2CO3를 이용하는 것 이외는, 실시예 1과 마찬가지의 조건으로 소자를 제작하였다. 그 결과를 표 4에 정리하였다.
표 4
표 4에 나타내는 바와 같이, 이온 강도비가 0.001 이하의 소자는, 리플로 후의 절연 저항값이 1MΩ이하로 낮고, 리플로 후의 절연 불량률도 높다(시료(26와 27)). 한편, 이온 강도비가 0.01 이상 100 이하의 소자는, 리플로 후의 절연 저항값의 평균이 3.5MΩ보다 크고, 불량률은 3% 이하였다(시료(28∼32)). 특히 0.1 이상 100 이하의 소자는, 절연 저항값의 평균이 12MΩ보다 크고, 보다 바람직한 것을 확인할 수 있었다. 또 이온 강도비가 500 이상의 샘플은 제작할 수 없었다(시료(33)).
또한, 시료 번호(26∼32)에 관해서는, Rb 확산 처리 전후에서 배리스터특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
실시예 5
Li2CO3대신에, Cs2CO3를 이용하는 것 이외는 실시예 1와 마찬가지의 조건으로 소자를 제작하였다. 그 결과를 표 5에 정리하였다.
표 5
표 5에 나타내는 바와 같이, 이온 강도비가 0.01 이하의 소자는, 리플로 후의 절연 저항값이 2.lMΩ이하로 낮고, 리플로 후의 절연 불량률도 높다(시료(34∼36)). 한편, 이온 강도비가 0.1 이상 100 이하의 소자는, 리플로 후의 절연 저항값의 평균이 10MQ보다 크고, 불량률은 0%였다(시료(37∼40)). 특히, 1 이상 100 이하의 소자는, 절연 저항값의 평균이 30MΩ보다 크고, 보다 바람직한 것을 확인할 수 있었다. 또한, 이온 강도비가 500 이상의 샘플은 제작할 수 없었다(시료(41)).
또한, 시료 번호(34∼40)에 관해서는, Cs 확산 처리의 전후에서 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
비교예 1
Li2CO3를 부착시켜 열 처리하는 공정을 제외한 것 이외는, 실시예 1과 마찬가지의 조건으로 소자를 제작하였다.
얻어진 소자는 리플로 전의 절연 저항이 100MΩ이상이었지만, 리플로 후는 0.6MΩ이 되었고 리플로 후의 절연 불량률은 100%이었다.
실시예 6
도 2에 나타내는 공정(a∼c) 및 통상적인 방법에 따라서, 0603 형상(외형 치수: 0.6mm×0.3mm×0.3mm)의 소자 본체(12)로 이루어지는 칩 소체를 형성하였다. Li2CO3의 투입량은 칩 소자 하나 당 O.O1μg∼1Omg의 범위로 하였다. 단자간 갭(5)에 관해서는, 5종류의 상이한 모양으로 제작하였다(20μm, 50μm, 100μm, 300μm, 500μm). 이들 이외는 실시예 1과 마찬가지로 하여 적층 칩 배리스터 시료를 얻었다.
얻어진 다수의 적층 칩 배리스터 시료에 관해서, 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정하였다. 또한, 땜납 리플로 전후의 절연 저항값을 측정하여 절연 불량률을 구해 표 6에 정리하였다.
Li/Zn의 이온 강도비는 2차 이온 질량 분석법(SIMS)에 의해 내부 전극층(2)의 적층 방향 최외측으로부터 상기 소자 본체(12)의 표면까지의 최단 거리를 1이라했을 때 상기 소자 본체(12)의 표면으로부터 깊이(0.9×1)까지의 값을 평균하여 구했다. 절연 저항값 및 절연 불량률은 실시예 1과 마찬가지로 하여 구하고 마찬가지로 평가하였다.
표 6
표 6에 나타내는 바와 같이, Li 미처리의 소자는, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(1a,11a, 21a, 31a, 41a)).
단자간 갭이 20μm인 소자는, Li 처리가 되어 있더라도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 98% 이상으로 높았다(시료(2a∼9a)). 절연 불량률이 개선되지 않았던 이유는, 갭 간의 고 저항화에 기여하고 있는 ZnO 결정 입계수가 수 개밖에 존재하지 않기 때문에, 저항이 저하하는 경로가 발생하는 확률이 증대하였기 때문이라고 생각할 수 있다.
이온 강도비가 0.0001 이하의 소자는 Li 처리되어 있어도 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 65% 이상으로 높았다(시료(12a, 22a, 32a, 42a)).
단자간 갭이 50μm 이상이고 또한 이온 강도비가 0.001 이상, 500 이하인 소자는 절연 저항값의 평균이 3.8MΩ이상이며, 1MΩ미만을 나타내는 소자는 하나도 없고, 또한 불량률은 모두 0이었다(시료(13a∼19a, 23a∼29a, 33a∼39a, 43a∼49a)). 특히, 0.01 이상 500 이하인 소자는 절연 저항값의 평균이 10MΩ이상으로, 보다 바람직한 것을 확인할 수 있었다.
본 실시예에서는, Li 확산에 의한 고 저항화의 영향이 배리스터 시료의 전기 특성에 영향을 주지 않은 것이 확인되었다. 이것에 따라 고 신뢰성을 확보할 수 있다.
또한, 이온 강도비가 1000 이상인 샘플은 제작할 수 없었다(시료(10a, 20a, 30a, 40a, 50a)). 또한 시료 번호(2a∼9a, 12a∼19a, 22a∼29a, 32a∼39a, 42a∼49a)에 관해서는, Li 확산 처리의 전후에서 배리스터 특성(전압 비직선성)은변화하지 않는 것이 별도의 실험에 의해 확인되었다.
실시예 7
Li2CO3의 대신에, Na2CO3을 이용하는 것 이외는, 실시예 6과 같은 조건으로 소자를 제작하였다. 그 결과를 표 7에 정리하였다.
표 7
표 7에 나타내는 바와 같이, Na 미처리의 소자는 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(51a,61a, 71a, 81a, 91a)).
단자간 갭이 20μm인 소자는 Na 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(52a∼58a)). 절연 불량률이 개선되지 않았던 이유는, 상기 실시예 6과 같은 이유라고 생각할 수 있다.
이온 강도비가 0.0001이하인 소자는 Na 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(62a, 72a, 82a, 92a)).
단자간 갭이 50μm 이상이고, 또한 이온 강도비가 0.001 이상, 100 이하인 소자는 절연 저항값의 평균이 3.3MΩ이상이며, 1MΩ미만을 나타내는 소자는 하나도 없고, 또한 불량률은 4%이하였다(시료(63a∼68a, 73a∼78a, 83a∼88a, 93a∼98a)). 특히, 0.01 이상 100 이하의 소자는, 절연 저항값의 평균이 10MΩ이상으로, 보다 바람직한 것을 확인할 수 있었다.
본 실시예에서는, Na 확산에 의한 고 저항화의 영향이 배리스터 시료의 전기 특성에 영향을 주지 않는 것이 확인되었다. 이에 따라 고 신뢰성을 확보할 수 있다.
또한, 이온 강도비가 500 이상인 샘플은 제작할 수 없었다(시료(59a, 60a, 69a, 70a, 79a, 80a, 89a, 90a, 99a, 100a)). 또한 시료 번호(52a∼58a, 62a∼68a, 72a∼78a, 82a∼88a, 92a∼98a)에 관해서는 Na 확산 처리 전후에서, 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
실시예 8
Li2CO3의 대신에, K2CO3을 이용하는 것 이외는 실시예 6과 같은 조건으로, 소자를 제작하였다. 그 결과를 표 8에 정리하였다.
표 8
표 8에 나타내는 바와 같이, K 미처리의 소자는, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(101a,111a, 121a, 131a, 141a)).
단자간 갭이 20μm인 소자는, K 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(102a∼108a)). 절연 불량률이 개선되지 못한 이유는 상기 실시예6과 같은 이유라고 생각할 수 있다.
이온 강도비가 0.0001 이하인 소자는 K 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(112a, 122a, 132a, 142a)).
단자간 갭이 50μm 이상이고, 또한 이온 강도비가 0.001 이상, 100 이하의 소자는 절연 저항값의 평균이 4.1MΩ이상이며, 1MΩ미만을 나타내는 소자는 하나도 없고, 또한 불량률은 2% 이하였다(시료(113a∼118a, 123a∼l28a, 133a∼138a, 143a∼148a)). 특히, 0.01 이상 100 이하인 소자는 절연 저항값의 평균이 8.5 MΩ이상으로, 보다 바람직한 것을 확인할 수 있었다.
본 실시예에서는 K 확산에 의한 고 저항화의 영향이 배리스터 시료의 전기 특성에 영향을 미치지 않은 것이 확인되었다. 이에 의해 고 신뢰성을 확보할 수 있다.
또 이온 강도비가 500 이상인 샘플은 제작할 수 없었다(시료(109a, 110a, 119a, 120a, 129a, 130a, 139a, 140a, 149a, 150a)). 또한, 시료 번호(102a∼108a, 112a∼118a, 122a∼l28a, 132a∼l38a, 142a∼148a)에 관해서는 K 확산 처리의 전후에서 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의실험에 의해 확인되었다.
실시예 9
Li2CO3의 대신에, Rb2CO3를 이용하는 것 이외는, 실시예 6과 같은 조건으로 소자를 제작하였다. 그 결과를 표 9에 정리하였다.
표 9
표 9에 나타내는 바와 같이, Rb 미처리의 소자는 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(151a,161a, 171a, 181a, 191a)).
단자간 갭이 20μm인 소자는 Rb 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(152a∼158a)). 절연 불량률이 개선되지 못한 이유는, 상기 실시예 6과 같은 이유라고 생각된다.
이온 강도비가 0.0001 이하의 소자는 Rb 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(162a, 172a, 182a, 192a)).
단자간 갭이 50μm 이상이고, 또한 이온 강도비가 0.001 이상, 100 이하인 소자는 시료(163a)를 제외하고, 절연 저항값의 평균이 1.1MΩ이상으로, 1MΩ미만을 나타내는 소자는 없고, 또한 불량률은 38% 이하였다(시료(164a∼168a, 173a∼178a, 183a∼188a, 193a∼198a)). 특히 0.01 이상 100 이하인 소자는 절연 저항값의 평균이 4.5MΩ이상으로, 보다 바람직한 것이 확인되었다.
본 실시예에서는, Rb 확산에 의한 고 저항화의 영향이 배리스터 시료의 전기 특성에 영향을 주지 않는 것이 확인되었다. 이에 따라 고 신뢰성을 확보할 수 있다.
또한 이온 강도비가 500 이상인 샘플은 제작할 수 없었다(시료(159a, 160a, 169a, 170a, 179a, 180a, 189a, 190a, 199a, 200a)). 또한 시료 번호(152a∼158a, 162a∼168a, 172a∼l78a, 182a∼188a, 192a∼198a)에 관해서는 Rb 확산 처리 전후에서 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
실시예 10
Li2CO3대신에, Cs2CO3을 이용하는 것 이외는, 실시예 6과 같은 조건으로 소자를 제작하였다. 그 결과를 표 10에 정리하였다.
표 10
표 10에 나타내는 바와 같이, Cs 미처리의 소자는 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로높았다(시료(201a, 211a, 221a, 231a, 241a)).
단자간 갭이 20μm인 소자는 Cs 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(202a∼208a)). 절연 불량률이 개선되지 못한 이유는 상기 실시예 6과 같은 이유라고 생각할 수 있다.
이온 강도비가 0.0001이하인 소자는 Cs 처리되어 있어도, 리플로 후의 절연 저항값의 평균이 1MΩ미만으로 낮고, 리플로 후의 절연 불량률도 100%로 높았다(시료(212a, 222a, 232a, 242a)).
단자간 갭이 50μm 이상이고, 또한 이온 강도비가 0.001 이상, 100 이하인 소자는 시료(213a, 223a)를 제외하고, 절연 저항값의 평균이 1.1MΩ이상으로, lMΩ미만을 나타내는 소자는 없고, 또한 불량률은 48% 이하였다(시료(214a∼218a, 224a∼228a, 233a∼238a, 243a∼248a)). 특히, 0.1 이상 100 이하인 소자는 절연 저항값의 평균이 7.2MΩ이상으로, 보다 바람직한 것이 확인할 수 있었다.
본 실시예에서는, Cs 확산에 의한 고 저항화의 영향이 배리스터 시료의 전기 특성에 영향을 주지 않은 것이 확인되었다. 이에 따라 고 신뢰성을 확보할 수 있다.
또, 이온 강도비가 500 이상의 샘플은 제작할 수 없었다(시료(209a, 210a, 219a, 220a, 229a, 230a, 239a, 240a, 249a, 250a)). 또한, 시료 번호(202a∼208a, 212a∼218a, 222a∼228a, 232a∼238a, 242a∼248a)에 관해서는, Cs 확산 처리의 전후에서 배리스터 특성(전압 비직선성)은 변화하지 않는 것이 별도의 실험에 의해 확인되었다.
비교예 2
Li2CO3을 부착시켜 열 처리하는 공정을 제외한 것 이외는, 실시예 6과 같은 조건으로 단자간 갭이 500μm인 소자를 제작하였다.
얻어진 소자는, 리플로 전의 절연 저항이 100MΩ이상이었지만, 리플로 후는 0.1MΩ이 되고, 리플로 후의 절연 불량률은 100%이었다.
이상 설명한 바와 같이, 본 발명에 의하면 유리 코팅 등의 절연 보호층이 불필요하고 온도 변화에 강하며, 또한 땜납 리플로에 의해서도 소자 표면의 고 저항을 유지할 수 있어 고 신뢰성으로 제조가 용이한 적층 칩 배리스터 등의 칩 형상 전자 부품 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명에 의하면 상기 특성을 가진 극소 사이즈(예컨데, 그 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하)의 칩 형상 전자 부품 및 그 제조 방법을 제공할 수 있다.

Claims (29)

  1. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  2. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  3. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Na와 Zn과의 이온 강도비(Na/Zn)를 측정한 경우에, 0.001≤(Na/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  4. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 K와 Zn과의 이온 강도비(K/Zn)를 측정한 경우에, 0.001≤(K/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  5. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Rb와 Zn과의 이온 강도비(Rb/Zn)를 측정한 경우에, 0.001≤(Rb/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  6. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Cs와 Zn과의 이온 강도비(Cs/Zn)를 측정한 경우에, O.OO1≤(Cs/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품.
  7. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 소자 본체의 표면으로부터 깊이 100μm까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  8. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  9. 제 8 항에 있어서, 상기 이온 강도비가 0.01≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  10. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 Na와 Zn과의 이온 강도비(Na/Zn)를 측정한 경우에, 0.001≤(Na/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품.
  11. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 K와 Zn과의 이온 강도비(K/Zn)를 측정한 경우에, 0.001≤(K/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  12. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 소자 본체의 표면으로부터 깊이 100μm 까지의 범위를 2차 이온 질량 분석법으로 Rb와 Zn과의 이온 강도비(Rb/Zn)를 측정한 경우에, 0.01≤(Rb/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품.
  13. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품에 있어서,
    상기 소자 본체의 표면으로부터 깊이 1OOμm 까지의 범위를 2차 이온 질량 분석법으로 Cs와 Zn과의 이온 강도비(Cs/Zn)를 측정한 경우에, O.1≤(Cs/Zn)≤1OO인 것을 특징으로 하는 칩 형상 전자 부품.
  14. 산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면상에서 대향하는 단부끼리의 거리(단자간 갭)가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법(SIMS)으로 Li와 Zn과의 이온 강도비(Li/Zn)를 측정한 경우에, 0.001≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  15. 제 14 항에 있어서, 상기 이온 강도비가 0.01≤(Li/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  16. 산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체;
    상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Na와 Zn과의 이온 강도비(Na/Zn)를 측정한 경우에, 0.001≤(Na/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  17. 산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 K와 Zn과의 이온 강도비(K/Zn)를 측정한 경우에, 0.001≤(K/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  18. 산화 아연계 재료층과 내부 전극층을 갖고 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상의 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의최단 거리를 1이라 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Rb와 Zn과의 이온 강도비(Rb/Zn)를 측정한 경우에, 0.001≤(Rb/Zn)≤l00인 것을 특징으로 하는 칩 형상 전자 부품.
  19. 산화 아연계 재료층과 내부 전극층을 갖고 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 하였을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 Cs와 Zn과의 이온 강도비(Cs/Zn)를 측정한 경우에, 0.001≤(Cs/Zn)≤100인 것을 특징으로 하는 칩 형상 전자 부품.
  20. 산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품에 있어서,
    상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 하였을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500인 것을 특징으로 하는 칩 형상 전자 부품.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 소자 본체가 산화 아연계 전압 비직선성 저항체층과 내부 전극층이 교대로 적층된 구조를 갖고, 상기 칩 형상 전자 부품이 적층형 칩 배리스터인 것을 특징으로 하는 칩 형상 전자 부품.
  22. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체와, 상기 소자 본체의 외면에 형성된 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
    상기 소자 본체를 형성하는 단계;
    상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 단계; 및
    그 후에, 상기 소자 본체의 외면에, 상기 내부 전극층에 접속하는 상기 한 쌍의 단자 전극을 형성하는 단계를 갖고,
    상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1로 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  23. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체와, 상기 소자 본체의 외면에 형성된 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
    상기 소자 본체를 형성하는 단계;
    상기 소자 본체의 외면에, 상기 내부 전극층에 접속하는 단자 전극을 형성하는 단계; 및
    그 후에, 상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 단계를 갖고,
    상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1로 했을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  24. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품의 제조 방법에 있어서,
    상기 소자 본체를 형성하는 단계;
    상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 단계; 및
    그 후에, 상기 소자 본체의 외면에 상기 내부 전극층에 접속하는 단자 전극을 형성하는 단계를 갖고,
    상기 알칼리 금속을 확산시킬 때, 상기 소자 본체의 표면으로부터 깊이 1OOμm까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  25. 산화 아연계 재료층과 내부 전극층을 갖는 소자 본체를 가진 칩 형상 전자 부품의 제조 방법에 있어서,
    상기 소자 본체를 형성하는 단계;
    상기 소자 본체의 외면에 상기 내부 전극층에 접속하는 단자 전극을 형성하는 단계; 및
    그 후에, 상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 단계를 갖고,
    상기 알칼리 금속을 확산시킬 때 상기 소자 본체의 표면으로부터 깊이 1OOμm 까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  26. 산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로 0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
    상기 소자 본체를 형성하는 단계;
    상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 단계;
    그 후에, 상기 소자 본체의 외면에 상기 내부 전극층에 접속하는 상기 한 쌍의 단자 전극을 형성하는 단계를 갖고,
    상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 하였을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×l)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  27. 산화 아연계 재료층과 내부 전극층을 갖고, 치수가 세로 0.6mm 이하 ×가로0.3mm 이하 ×두께 0.3mm 이하인 소자 본체; 및
    상기 소자 본체의 외면에 형성되고, 동일 평면 상에서 대향하는 단부끼리의 거리가 50μm 이상인 한 쌍의 단자 전극을 가진 칩 형상 전자 부품의 제조 방법에 있어서,
    상기 소자 본체를 형성하는 단계;
    상기 소자 본체의 외면에 상기 내부 전극층에 접속하는 단자 전극을 형성하는 단계; 및
    그 후에, 상기 소자 본체의 표면으로부터 소자 본체의 내부를 향하여 알칼리 금속(A)을 확산시키는 단계를 갖고,
    상기 알칼리 금속을 확산시킬 때, 상기 내부 전극층의 적층 방향 최외측으로부터 상기 소자 본체의 표면까지의 최단 거리를 1이라 하였을 때, 상기 소자 본체의 표면으로부터 깊이(0.9×1)까지의 범위를 2차 이온 질량 분석법으로 알칼리 금속(A)과 아연(Zn)과의 이온 강도비(A/Zn)를 측정한 경우에, 0.001≤(A/Zn)≤500이 되는 조건으로 알칼리 금속을 확산시키는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  28. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서, 상기 알칼리 금속이 Li, Na, K, Rb, Cs 중 적어도 하나인 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
  29. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서, 상기 알칼리 금속을 확산시킬 때, 상기 소자 본체의 표면에 알칼리 금속의 화합물의 분말을 부착시킨 상태에서, 상기 소자 본체를 700℃∼100O℃의 온도로 열 처리하고, 상기 소자 본체의 표면에 대한 상기 분말의 부착량과 열 처리 온도와 열 처리 시간 중 적어도 하나를 제어하는 것을 특징으로 하는 칩 형상 전자 부품의 제조 방법.
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