CN106782956B - 一种制备多层片式压敏电阻的方法及由其制得的压敏电阻 - Google Patents
一种制备多层片式压敏电阻的方法及由其制得的压敏电阻 Download PDFInfo
- Publication number
- CN106782956B CN106782956B CN201611162216.3A CN201611162216A CN106782956B CN 106782956 B CN106782956 B CN 106782956B CN 201611162216 A CN201611162216 A CN 201611162216A CN 106782956 B CN106782956 B CN 106782956B
- Authority
- CN
- China
- Prior art keywords
- interior electrode
- multilayer chip
- interior
- chip varistors
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000000919 ceramic Substances 0.000 claims description 36
- 229910001413 alkali metal ion Inorganic materials 0.000 claims description 22
- 210000001161 mammalian embryo Anatomy 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 11
- 238000005245 sintering Methods 0.000 claims description 11
- 239000002002 slurry Substances 0.000 claims description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 230000008595 infiltration Effects 0.000 claims description 7
- 238000001764 infiltration Methods 0.000 claims description 7
- 238000001035 drying Methods 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 5
- 238000003825 pressing Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910001252 Pd alloy Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052792 caesium Inorganic materials 0.000 claims description 2
- TVFDJXOCXUVLDH-UHFFFAOYSA-N caesium atom Chemical compound [Cs] TVFDJXOCXUVLDH-UHFFFAOYSA-N 0.000 claims description 2
- 229910052744 lithium Inorganic materials 0.000 claims description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 2
- 229910052709 silver Inorganic materials 0.000 claims 2
- 239000004332 silver Substances 0.000 claims 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 claims 1
- ZLMJMSJWJFRBEC-UHFFFAOYSA-N Potassium Chemical compound [K] ZLMJMSJWJFRBEC-UHFFFAOYSA-N 0.000 claims 1
- 229910052730 francium Inorganic materials 0.000 claims 1
- KLMCZVJOEAUDNE-UHFFFAOYSA-N francium atom Chemical compound [Fr] KLMCZVJOEAUDNE-UHFFFAOYSA-N 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910001092 metal group alloy Inorganic materials 0.000 claims 1
- 229910052700 potassium Inorganic materials 0.000 claims 1
- 239000011591 potassium Substances 0.000 claims 1
- 229910052701 rubidium Inorganic materials 0.000 claims 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 claims 1
- 229910052708 sodium Inorganic materials 0.000 claims 1
- 239000011734 sodium Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 16
- 239000002356 single layer Substances 0.000 abstract description 12
- 239000002344 surface layer Substances 0.000 abstract description 5
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 20
- 238000002360 preparation method Methods 0.000 description 19
- 230000000052 comparative effect Effects 0.000 description 12
- 229910001416 lithium ion Inorganic materials 0.000 description 11
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 10
- 239000011787 zinc oxide Substances 0.000 description 8
- 230000005611 electricity Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 239000002245 particle Substances 0.000 description 5
- 238000007654 immersion Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229960001296 zinc oxide Drugs 0.000 description 3
- NPYPAHLBTDXSSS-UHFFFAOYSA-N Potassium ion Chemical compound [K+] NPYPAHLBTDXSSS-UHFFFAOYSA-N 0.000 description 2
- FKNQFGJONOIPTF-UHFFFAOYSA-N Sodium cation Chemical compound [Na+] FKNQFGJONOIPTF-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000010422 painting Methods 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910001414 potassium ion Inorganic materials 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 238000002791 soaking Methods 0.000 description 2
- 229910001415 sodium ion Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910000952 Be alloy Inorganic materials 0.000 description 1
- 239000006096 absorbing agent Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 229910001418 francium ion Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052573 porcelain Inorganic materials 0.000 description 1
- 229910001419 rubidium ion Inorganic materials 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 238000010345 tape casting Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
- H01C7/105—Varistor cores
- H01C7/108—Metal oxide
- H01C7/112—ZnO type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Thermistors And Varistors (AREA)
Abstract
本发明涉及一种制备多层片式压敏电阻的方法，其中，通过提高多层片式压敏电阻各面的表层阻抗，实现减薄多层片式压敏电阻的上盖及下盖的厚度以及减小内电极两侧的留边宽度的目的，从而实现对多层片式压敏电阻增加内电极层数以及扩大单层内电极的通流面积的目的，使得最终的多层片式压敏电阻制品的性能获得提高。
Description
本申请要求申请号为CN201610863499.8，发明名称为“一种制备多层片式压敏电阻的方法及由其制得的压敏电阻”，申请人为立昌先进科技股份有限公司，申请日为2016年9月29日的发明专利申请的国内优先权。
技术领域
本发明涉及一种制备多层片式压敏电阻的方法，尤其涉及一种制备具有提高的通流面积的多层片式压敏电阻的方法及由其制得的压敏电阻。
背景技术
氧化锌压敏电阻(ZnO-based varistor)具有优异的非欧姆特性，应用于电力或电路系统中，作为过电压保护装置使用，以保护电子组件避免遭受瞬间突波的危害。
随着电子产品朝向微型化、薄型化、集成化和多功能化的发展，氧化锌压敏电阻已发展到多层片式压敏电阻(下文，简称为MLV)。如图1及图2所示，已知MLV 10的结构，包含陶瓷主体20，其内部设有呈交错的内电极30，且该陶瓷主体20的两端各设有一个外电极40，与该陶瓷主体20内部的交错内电极30构成电性连接。其中，所述陶瓷主体20构成三明治结构，由内电极30以外的下层陶瓷(下文，简称为下盖)21、内电极30以内的内层陶瓷(下文，简称为内电极叠层)22及内电极30以外的上层陶瓷(下文，简称为上盖)23共同叠合构成。
已知的所述MLV 10的制备方法是以多层技术(multilayer technology)方法制成，包括以下步骤：
1.调制以氧化锌(ZnO)颗粒为主要成分的陶瓷浆料(下文，简称为ZnO陶瓷浆料(slurry))；
2.使用刮刀成形(tape casting)方法，将调制的ZnO陶瓷浆料刮成厚度约10～100μm的生胚带(green tape)；
3.堆叠数张生胚带(green tape)，经压合，制得厚度达到预定厚度(T)的下盖21(或上盖23)，例如堆叠厚度达200μm的下盖21(或上盖23)；
4.对预制的下盖21，以网版印刷印上内电极30；如图1及图2所示，内电极30的印刷方式，是内电极30只有一端连接到下盖21的左端或右端，而内电极30的两侧，则与下盖21的侧面保持间隔一段距离(H)(下文，简称为内电极30的留边宽度(H))；其中，所述内电极30的印刷面积，就是单层内电极30允许因为瞬态电压产生的脉冲电流通过的面积(以下，简称为单层内电极30的通流面积)；内电极30的材料，可为铂(Pt)、钯(Pd)、金(Au)、银(Ag)或镍(Ni)、或以上任两种金属所组成的合金；
5.按照两个内电极30之间的间距(G)(下文，简称为内电极间距(G))，对前步骤的下盖21，堆叠一张以上(包括一张)的生胚带(green tape)，直到堆叠的厚度达成预定的内电极间距(G)，再以网版印刷印上内电极30，此刻的内电极30和位于其下层的内电极30是形成交错布置的相对位置(下文，简称为交错的内电极30)，各自的一端，分别连接到还处于堆叠过程中的MLV初胚的左端或右端；
6.按照内电极30的预定层数，重复堆叠生胚带(green tape)达到内电极间距(G)的高度以及交错印上内电极30的步骤，直到堆叠制成预定的内电极叠层22；
7.将预制的上盖23堆叠到内电极叠层22的上面，使上盖23、内电极叠层22及下盖21三者成为一体，经压合后，制得MLV生胚；
8.将MLV生胚放入烧结炉中烧结，烧结温度约800～1000℃。烧结后，制得MLV熟胚；
9.将MLV熟胚的两端沾上外电极40，以600-950℃烧结后，即制成所述MLV 10；外电极40的材料，可为银(Ag)、铜(Cu)或银钯合金。
这种MLV 10的缺点，在于其陶瓷主体20的下盖21、内电极叠层22及上盖23使用同质材料制作，故三者的阻抗相同，导致其下盖21(及上盖23)的厚度(T)与内电极30的留边宽度(H)，必须大于内电极间距(G)，也就是，需符合下列条件e～g，才能正常工作：
e.内电极间距(G)<下盖21的厚度(T)；
f.内电极间距(G)<上盖23的厚度(T)；及
g.内电极间距(G)<内电极30的留边宽度(H)。
更具体而言，如图2所示，基于所述MLV 10的上盖23、内电极叠层22及下盖21三者的阻抗相同，如果其内电极间距(G)的条件，是大于其下盖21(及上盖23)的厚度(T)与内电极30的留边宽度(H)，则电流不会按照正常通路从内电极叠层22里面的多层内电极30通过，也就是，如图2的虚线区域B处所示，将从最上层(或最下层)的内电极30与外电极40之间的最近路径通过，此时电流通过所述MLV 10的通流面积最小，当外加电压稍大时，会从图2的虚线区域B处击穿，造成所述MLV 10受到破坏。
据此，在MLV相同尺寸的前提下，已知MLV 10将受限于为了满足上述条件e～g，而不能增加内电极30的层数，也就是，不能增大单层内电极30的通流面积，更不能提高MLV 10的整体通流面积。
发明内容
有鉴于此，本发明的主要目的在于提供一种制备具有提高的通流面积的多层片式压敏电阻的方法，在多层片式压敏电阻(MLV)保持相同尺寸的前提下，将多层片式压敏电阻的下盖、上盖和内电极的留边宽度，采用高阻抗的材料制作，或采用低价离子(碱金属离子)浸泡措施大幅提高该区域的阻抗，使得下盖、上盖的厚度和内电极的留边宽度得以减薄，因此，多层片式压敏电阻(MLV)在相同尺寸下可以增加内电极的层数、增大单层内电极的通流面积和提高整体通流面积，使得多层片式压敏电阻(MLV)的性能获得相应的提高。
本发明的另一主要目的在于提供一种多层片式压敏电阻，包含陶瓷主体，其内部设有呈交错的内电极，且该陶瓷主体的两端各设有一个外电极，与该陶瓷主体内部的交错内电极构成电性连接，其中，所述陶瓷主体由下盖、内电极叠层及上盖构成三明治结构，且符合下列条件a～d：
a.下盖的厚度(t)为0.10～0.99倍的内电极间距(g)；
b.上盖的厚度(t)为0.10～0.99倍的内电极间距(g)；
c.内电极的留边宽度(h)为0.10～0.99倍的内电极间距(g)；及
d.内电极叠层的内电极间距(g)的阻抗<下盖、上盖及内电极的留边宽度(h)的阻抗。
本发明为制备具有提高的通流面积的多层片式压敏电阻的方法，在多层片式压敏电阻相同尺寸的前提下，具有以下有益效果：
1.增加内电极的层数；
2.增大单层内电极的通流面积；及
3.提高多层片式压敏电阻的整体通流面积。
附图说明
图1为现有技术中的多层片式压敏电阻的局部剖面立体图。
图2为图1的多层片式压敏电阻的剖面示意图。
图3为本发明的多层片式压敏电阻的局部剖面立体图。
图4为图3的多层片式压敏电阻的剖面示意图。
附图标记说明
10、15多层片式压敏电阻 20陶瓷主体
21、24下盖 22、25内电极叠层
23、26上盖 30内电极
40外电极 B虚线区域
G、g内电极间距 H、h留边宽度
T、t上盖、下盖的厚度
具体实施方式
如图3及图4所示，本发明的多层片式压敏电阻(MLV)15，包含陶瓷主体20，其内部设有呈交错的内电极30，且该陶瓷主体20的两端各设有外电极40，与该陶瓷主体20内部的交错内电极30构成电性连接，其中，所述陶瓷主体20由下盖24、内电极叠层25及上盖26构成三明治结构，且符合下列条件a～d：
a.下盖的厚度(t)为0.10～0.99倍的内电极间距(g)；
b.上盖的厚度(t)为0.10～0.99倍的内电极间距(g)；
c.内电极的留边宽度(h)为0.10～0.99倍的内电极间距(g)；及
d.内电极叠层25的内电极间距(g)的阻抗<下盖、上盖及内电极的留边宽度(h)的阻抗；
优选为符合下列条件k1～k4：
k1.下盖的厚度(t)为0.15～0.8倍的内电极间距(g)；
k2.上盖的厚度(t)为0.15～0.8倍的内电极间距(g)；
k3.内电极的留边宽度(h)为0.15～0.8倍的内电极间距(g)；及
k4.内电极叠层25的内电极间距(g)的阻抗<下盖、上盖及内电极的留边宽度(h)的阻抗。
本发明的多层片式压敏电阻15，有两种具体制备方法。所述多层片式压敏电阻15的第一种制备方法，是将多层片式压敏电阻15的下盖24、上盖26和内电极30的留边宽度(h)，采用阻抗高于内电极叠层25的材料制作，从而使本发明的多层片式压敏电阻15满足上述限定条件a～d或k1～k4。
本发明的多层片式压敏电阻15的第二种制备方法，是在已知MLV制备方法中，对制得的MLV熟胚，先使用低价碱金属离子(例如一价的锂离子(Li+))溶液浸泡后再施予高温扩渗低价碱金属离子(下文，简称为高温扩渗低价离子步骤)，以提高所述MLV熟胚以及最终MLV制品各面的表层阻抗。其中，所述碱金属离子选自锂离子、钠离子、钾离子、铷离子、铯离子或钫离子，优选为锂离子、钠离子或钾离子。
因为纯氧化锌(ZnO)颗粒本来为绝缘体，在烧结过程中，是经过高价离子的掺杂，而具有半导体的性能，再获得薄层高阻抗材料的包裹，进而具有压敏特性。因此，在制备本发明的多层片式压敏电阻15的陶瓷主体20的过程中，对经过烧结制得的MLV熟胚，再施予高温扩渗低价离子步骤，使MLV熟胚的各面表层渗入低价碱金属离子(例如，一价的锂离子)的结果，可使已经半导体化的氧化锌(ZnO)颗粒因为低价碱金属离子的掺杂而降低其半导体化的程度，从而也相对地提高了此刻的氧化锌(ZnO)颗粒的阻抗。
所以，本发明的多层片式压敏电阻15的第二种制备方法，与已知MLV制备方法的不同，是对制备过程中制得MLV熟胚，再施予高温扩渗低价离子步骤；也就是，将制备过程中制得的MLV熟胚浸泡入5～80％浓度(优选为40～80％浓度)的低价碱金属离子溶液中，浸泡时间为至少浸泡2分钟，优选为浸泡2～60分钟，更优选为浸泡5～20分钟，甚至是浸泡10～12分钟；其中，碱金属离子溶液的浓度及浸泡时间的长短，将决定MLV熟胚的各面表层渗入低价离子的深度。浸泡后的MLV熟胚，经过烘干，在温度介于650～900℃下，优选为介于700～900℃下，更优选为介于800～875℃下，对MLV熟胚进行高温扩渗低价碱金属离子，从而MLV熟胚的下盖24、上盖26及内电极30的留边宽度(h)的阻抗将获得提高，并且高于其内电极间距(g)的阻抗。
本发明的第二种制备方法，将MLV熟胚的各面表层阻抗制成高于其内电极间距(g)的阻抗，不但突破了已知MLV制备方法的限制，也促成本发明的多层片式压敏电阻15的尺寸结构得以制成符合上述限定条件a～d或k1～k4。
更具体而言，本发明的多层片式压敏电阻15的第二种制备方法，如图3及图4所示，包括以下步骤：
1.调制ZnO陶瓷浆料(slurry)；
2.将预制ZnO陶瓷浆料刮成10～100μm厚的生胚带；
3.堆叠数张预制生胚带，再压合制得达到预定厚度(t)的下盖24(或上盖26)；
4.对预制的下盖24印上内电极30，且内电极30需留下留边宽度(h)；内电极30的材料，可为铂(Pt)、钯(Pd)、金(Au)、银(Ag)或镍(Ni)、或以上任两种金属所组成的合金；
5.堆叠数张生胚带，直到堆叠厚度达成预定的内电极间距(g)，再印上交错的内电极30；
6.按照内电极30的预定层数，重复堆叠内电极间距(g)以及印上交错的内电极30的步骤，直到制成预定的内电极叠层25；其中，所述内电极30的层数为2～25层，优选为4～12层；
7.将预制的上盖26堆叠到内电极叠层25的上面，使下盖24、内电极叠层25及上盖26三者成为一体，经压合后，制得MLV生胚；
8.将MLV生胚放入烧结炉中烧结，烧结温度介于800～1000℃，制得MLV熟胚；
9.对前步骤制得的MLV熟胚施予高温扩渗低价碱金属离子步骤，
将制得的MLV熟胚放入5～80％浓度(优选为40～80％浓度)的碱金属离子溶液中，至少浸泡2分钟，优选为浸泡2～60分钟，更优选为浸泡5～20分钟，甚至浸泡10～12分钟，经过烘干后，在温度介于650～900℃下，优选为700～900℃下，最优选为800～875℃下，甚至在温度介于845～850℃下，对MLV熟胚进行高温扩渗低价碱金属离子步骤；
10.对前步骤制得的MLV熟胚的两端，沾上外电极40，以600-950℃烧结后，即制成所述多层片式压敏电阻15；外电极40的材料，可为银(Ag)、铜(Cu)或银钯合金。
根据本发明的方法制成的多层片式压敏电阻15，在相同尺寸的前提下，其陶瓷主体20可以选择将下盖24和/或上盖26的厚度减薄，以增加内电极30的层数，例如4～12层数；也可以选择将内电极叠层25的内电极30的留边宽度(h)减薄，以增大单层内电极30的通流面积；也可以同时选择将下盖24和/或上盖26的厚度和内电极叠层25的内电极30的留边宽度(h)一起减薄；因此，本发明的多层片式压敏电阻15，在相同尺寸的前提下，具有增加内电极30的层数和提高多层片式压敏电阻15的整体通流面积(即，单层内电极30的通流面积(被乘数)与内电极间距(g)的层数(乘数)的乘积)的优点，从而本发明的多层片式压敏电阻15的性能，可以获得相应的提高。
以下，以实施例对本发明进行更具体的说明，但本发明的旨意则不受实施例所限制。各实施例及各比较例的多层片式压敏电阻样品，按照表1的尺寸规格制成，且使用台湾TTK(Think Technologies CO.,Ltd.)公司的突波吸收器测试仪器(型号MOV-168)进行物理性能评估。
表1
实施例1～3及比较例1～3：
取表1的尺寸规格0805、1206及1210的多层片式压敏电阻为样品，其中，比较例1～3的多层片式压敏电阻样品，按照已知MLV制备方法制成；实施例1～3的多层片式压敏电阻样品，按照本发明的方法制成，与已知MLV制备方法的不同，是在制得MLV熟胚后，规格为0805及1206的MLV熟胚，经过40％浓度的锂离子溶液中浸泡15分钟，经烘干后，接着，在845℃下进行高温扩渗低价碱金属离子步骤；而规格为1210的MLV熟胚，经过80％浓度的锂离子溶液中浸泡12分钟，经烘干后，接着，在850℃下进行高温扩渗低价碱金属离子步骤。
测试各个多层片式压敏电阻样品的物理性质，结果如表2所示。
表2
根据表2的结果，实施例1～3及比较例1～3的多层片式压敏电阻样品，经过测试样品两端的外电极的基本电性，包括崩馈电压，非线性系数及漏电流等，并没有发生明显变化；但实施例1～3的多层片式压敏电阻样品，在通流能力方面，却显然远优于比较例1～3的多层片式压敏电阻样品，这表明实施例1～3的多层片式压敏电阻样品的陶瓷主体20的本体周边阻抗增大。
也就是，根据表2的结果，可证明：MLV熟胚样品在进行经高温扩渗低价离子步骤时，通过控制浸泡的锂离子溶液浓度及浸泡时间，使低价锂离子只扩散至MLV熟胚的下盖24、上盖26及内电极30的留边宽度(h)区域之内的氧化锌颗粒，但不会扩散到达内电极叠层25的内电极间距(g)区域，因此MLV熟胚的下盖24、上盖26及内电极30的留边宽度(h)区域的阻抗得以提高，并且高于内电极叠层25的内电极间距(g)区域的阻抗。
此结果，同样证明：按照本发明的方法制成的多层片式压敏电阻，在相同尺寸规格下，可以实现减薄下盖24及上盖26的厚度、以及减小内电极30的留边宽度(h)。
实施例4～6及比较例4～6：
取实施例1～3及比较例1～3制作的尺寸规格0805、1206及1210多层片式压敏电阻为实施例4～6及比较例4～6的样品，且各个样品的内电极间距、下盖厚度、上盖厚度、内电极层数、单层内电极的通流面积及总通流面积，结果如表3所示。
表3
根据表3的结果，比较例1～3的多层片式压敏电阻样品，按照已知MLV制备方法制成，如图1所示，其内电极间距(G)小于下盖(及上盖)厚度(T)，也小于内电极的留边宽度(H)；相对地，实施例4～6的多层片式压敏电阻样品，是依据本发明的方法制成，如图3所示，其陶瓷主体20的下盖24、上盖26及内电极30的留边宽度(h)区域，除了其阻抗高于内电极叠层25的内电极间距(g)区域的阻抗外，还满足下列条件k5～k7：
k5.下盖的厚度(t)为0.5倍的内电极间距；
k6.上盖的厚度(t)为0.5倍的内电极间距；及
k7.内电极的留边宽度(h)为0.53～0.67倍的内电极间距。
而且，根据表3的结果，在相同尺寸规格下，实施例4～6的多层片式压敏电阻样品，内电极可以达到6～8层数，总通流面积达14.0～54.6mm2，而比较例4～6的多层片式压敏电阻样品，其内电极只达到4～6层数，总通流面积只达5.19～27.4mm2。相较之下，实施例4～6的多层片式压敏电阻样品，远优于比较例4～6的多层片式压敏电阻样品。
实施例7～8：
按照本发明的方法，制成尺寸规格0805及2220的多层片式压敏电阻分别为实施例7及实施例8的样品，且样品的内电极间距、下盖厚度、上盖厚度、内电极层数、单层内电极的通流面积及总通流面积，结果如表4所示。
表4
| 实施例7 | 实施例8 | |
| MLV尺寸规格 | 0805 | 2220 |
| 内电极间距(μm) | 246 | 250 |
| 下盖、上盖厚度(μm) | 37 | 200 |
| 内电极层数 | 8 | 10 |
| 内电极的留边宽度(μm) | 37 | 200 |
| 单层内电极的通流面积(mm<sup>2</sup>) | 3.67 | 27 |
| 总通流面积(mm<sup>2</sup>) | 25.69 | 243 |
根据表4的结果，实施例7及实施例8的多层片式压敏电阻样品，是依据本发明的方法制成，其陶瓷主体20的下盖24、上盖26及内电极30的留边宽度(h)区域，除了其阻抗高于内电极叠层25的内电极间距(g)区域的阻抗外，还满足下列条件k8～k10：
k8.下盖的厚度(t)为0.15～0.8倍的内电极间距；
k9.上盖的厚度(t)为0.15～0.8倍的内电极间距；及
k10.内电极的留边宽度(h)为0.15～0.8倍的内电极间距。
实施例9～15：
按照本发明的方法，制成尺寸规格0806、1206、1208、1210、1812、2220及3220的多层片式压敏电阻分别为实施例9～15的样品；在制备过程中制得MLV熟胚后，各自按照表5的渗锂条件，在介于5～70％浓度的锂离子溶液中浸泡至少2分钟，经烘干后，接着，在650～900℃下进行高温扩渗锂离子的步骤。
测试各个多层片式压敏电阻样品的物理性质，结果如表5所示。
表5
根据表5的结果，实施例9～15的多层片式压敏电阻样品，是依据本发明的制备方法制成，其陶瓷主体20的下盖24、上盖26及内电极30的留边宽度(h)区域，除了其阻抗高于内电极叠层25的内电极间距(g)区域的阻抗外，还满足下列条件k11～k13：
k11.下盖的厚度(t)为0.213～0.938倍的内电极间距；
k12.上盖的厚度(t)为0.213～0.938倍的内电极间距；及
k13.内电极的留边宽度(h)为0.118～0.969倍的内电极间距。
而且，根据表5的结果，在相同尺寸规格下，实施例9～15的多层片式压敏电阻样品，内电极层数可以达到2～20层数，总通流面积达1.85～441mm2。
结果：
根据实施例1～15及比较例1～6的比较，本发明的制备方法及所制成的多层片式压敏电阻，在相同尺寸规格下，可以增加内电极的层数、增大单层内电极的通流面积及提高多层片式压敏电阻的整体通流面积，有助于提高多层片式压敏电阻的性能。
Claims (10)
1.一种制备具有提高的通流面积的多层片式压敏电阻的方法，其特征在于，包括以下步骤：
1)调制ZnO陶瓷浆料；
2)将预制ZnO陶瓷浆料刮成10～100μm厚的生胚带；
3)堆叠所述生胚带，经压合制得厚度达到预定厚度(t)的下盖和上盖；
4)对预制的下盖印上内电极，且内电极留下留边宽度(h)；
5)堆叠所述生胚带，直到堆叠厚度达成预定的内电极间距(g)，再印上交错的内电极；
6)按照内电极的预定层数，重复堆叠内电极间距(g)以及印上交错的内电极的步骤，直到制成达到预定内电极层数的内电极叠层，且满足下列条件：
a、所述下盖及所述上盖的厚度(t)，小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍；及
b、所述内电极的留边宽度(h)，小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍；
7)将预制的上盖堆叠到内电极叠层的上面，使下盖、内电极叠层及上盖三者成为一体，经压合后，制得多层片式压敏电阻生胚；
8)将多层片式压敏电阻生胚放入烧结炉中烧结，烧结温度介于800～1000℃，制得多层片式压敏电阻熟胚；
9)将制得的多层片式压敏电阻熟胚放入5～80％浓度的碱金属离子溶液中，浸泡至少2分钟后，经烘干，在温度介于650～900℃下，进行高温扩渗碱金属离子步骤；
10)对步骤9)制得的多层片式压敏电阻熟胚的两端，沾上外电极，以600-950℃烧结后，制得所述多层片式压敏电阻。
2.根据权利要求1所述的方法，其中，步骤9)的碱金属离子溶液选自锂、钠、钾、铷、铯或钫离子溶液。
3.根据权利要求1所述的方法，其中，所述内电极的材料选自铂、钯、金、银或镍中的一种金属或两种以上的金属合金；所述外电极的材料选自银、铜或银钯合金。
4.根据权利要求1所述的方法，其中，步骤9)中，将多层片式压敏电阻熟胚放入40～80％浓度的碱金属离子溶液中，至少浸泡2分钟。
5.根据权利要求1至4中任一项所述的方法，其中，步骤9)中，多层片式压敏电阻熟胚在碱金属离子溶液中浸泡2～60分钟后，在温度介于700～900℃下，进行高温扩渗碱金属离子步骤。
6.根据权利要求1至4中任一项所述的方法，其中，步骤9)中，多层片式压敏电阻熟胚在碱金属离子溶液中浸泡5～20分钟后，在温度介于800～875℃下，进行高温扩渗碱金属离子步骤。
7.一种多层片式压敏电阻，使用权利要求1所述的方法制得，包含陶瓷主体，其内部设有呈交错的内电极，且该陶瓷主体的两端各设有一个外电极，与该陶瓷主体内部的交错内电极构成电性连接，其特征在于，所述陶瓷主体由下盖、内电极叠层及上盖构成三明治结构，且符合下列条件a～d：
a.下盖的厚度(t)为0.10～0.99倍的内电极间距(g)；
b.上盖的厚度(t)为0.10～0.99倍的内电极间距(g)；
c.内电极的留边宽度(h)为0.10～0.99倍的内电极间距(g)；及
d.内电极叠层的内电极间距(g)的阻抗<下盖、上盖及内电极的留边宽度(h)的阻抗。
8.根据权利要求7所述的多层片式压敏电阻，其中，所述陶瓷主体符合下列条件a1～d1：
a1.下盖的厚度(t)为0.15～0.8倍的内电极间距(g)；
b1.上盖的厚度(t)为0.15～0.8倍的内电极间距(g)；
c1.内电极的留边宽度(h)为0.15～0.8倍的内电极间距(g)；及
d1.内电极叠层的内电极间距(g)的阻抗<下盖、上盖及内电极的留边宽度(h)的阻抗。
9.根据权利要求7所述的多层片式压敏电阻，其中，所述陶瓷主体的内电极层数为2～25层。
10.根据权利要求7所述的多层片式压敏电阻，其中，所述陶瓷主体的内电极层数为4～12层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2016108634998 | 2016-09-29 | ||
| CN201610863499 | 2016-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106782956A CN106782956A (zh) | 2017-05-31 |
| CN106782956B true CN106782956B (zh) | 2019-01-22 |
Family
ID=58892607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611162216.3A Active CN106782956B (zh) | 2016-09-29 | 2016-12-15 | 一种制备多层片式压敏电阻的方法及由其制得的压敏电阻 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106782956B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI667667B (zh) * | 2016-09-26 | 2019-08-01 | 立昌先進科技股份有限公司 | 一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件 |
| JP7235492B2 (ja) * | 2018-12-12 | 2023-03-08 | Tdk株式会社 | チップバリスタ |
| TWI810594B (zh) * | 2021-06-28 | 2023-08-01 | 佳邦科技股份有限公司 | 多層式壓敏電阻及其製作方法 |
| DE102022114552A1 (de) | 2022-06-09 | 2023-12-14 | Tdk Electronics Ag | Verfahren zur Herstellung eines Vielschicht-Varistors |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001510562A (ja) * | 1996-12-10 | 2001-07-31 | ヘレウス・エレクトロナイト・インタナショナル・エヌ・ヴィー． | セラミックサブストレート上に少なくとも二つの接続接触フィールドを有する電気抵抗体およびその製造方法 |
| TW200534326A (en) * | 2004-04-01 | 2005-10-16 | Sfi Electronics Technology Inc | Fabrication method of laminated electronic device for improving electrode surface reliability |
| CN101350239A (zh) * | 2007-07-16 | 2009-01-21 | 深圳振华富电子有限公司 | 一种叠层片式压敏电阻器及其制造方法 |
| CN101630553A (zh) * | 2009-07-17 | 2010-01-20 | 立昌先进科技股份有限公司 | 一种氧化锌变阻器的制备方法 |
| TW201034034A (en) * | 2009-03-06 | 2010-09-16 | Sfi Electronics Technology Inc | Chip type thermistors and producing the same |
| CN102148082A (zh) * | 2010-11-26 | 2011-08-10 | 深圳顺络电子股份有限公司 | 制造层叠型陶瓷电子元器件和盖板层的方法及设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214501A (ja) * | 1988-07-01 | 1990-01-18 | Matsushita Electric Ind Co Ltd | 電圧非直線抵抗器 |
| TWI240933B (en) * | 2002-10-29 | 2005-10-01 | Tdk Corp | Chip-shaped electronic component and manufacturing method thereof |
-
2016
- 2016-12-15 CN CN201611162216.3A patent/CN106782956B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001510562A (ja) * | 1996-12-10 | 2001-07-31 | ヘレウス・エレクトロナイト・インタナショナル・エヌ・ヴィー． | セラミックサブストレート上に少なくとも二つの接続接触フィールドを有する電気抵抗体およびその製造方法 |
| TW200534326A (en) * | 2004-04-01 | 2005-10-16 | Sfi Electronics Technology Inc | Fabrication method of laminated electronic device for improving electrode surface reliability |
| CN101350239A (zh) * | 2007-07-16 | 2009-01-21 | 深圳振华富电子有限公司 | 一种叠层片式压敏电阻器及其制造方法 |
| TW201034034A (en) * | 2009-03-06 | 2010-09-16 | Sfi Electronics Technology Inc | Chip type thermistors and producing the same |
| CN101630553A (zh) * | 2009-07-17 | 2010-01-20 | 立昌先进科技股份有限公司 | 一种氧化锌变阻器的制备方法 |
| CN102148082A (zh) * | 2010-11-26 | 2011-08-10 | 深圳顺络电子股份有限公司 | 制造层叠型陶瓷电子元器件和盖板层的方法及设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106782956A (zh) | 2017-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106782956B (zh) | 一种制备多层片式压敏电阻的方法及由其制得的压敏电阻 | |
| US8866579B2 (en) | Laminated inductor | |
| CN108231414B (zh) | 多层陶瓷电容器及多层陶瓷电容器的制造方法 | |
| CN106298239A (zh) | 层叠陶瓷电容器 | |
| US10074466B2 (en) | NTC component and method for the production thereof | |
| JP2019062100A (ja) | セラミック電子部品およびその製造方法 | |
| KR20130111000A (ko) | 적층 세라믹 전자부품 및 이의 제조방법 | |
| US10008326B2 (en) | Multilayer ceramic electronic component having an inorganic matter at an interface between an external electrode and the ceramic body | |
| CN102385989A (zh) | 层叠陶瓷电容器 | |
| CN107021751A (zh) | 一种高电位梯度避雷器用氧化锌压敏电阻陶瓷 | |
| CN204332648U (zh) | 一种叠层片式磁珠 | |
| JP2018056559A (ja) | 多層バリスタ及びその製造方法 | |
| CN109786106A (zh) | 陶瓷电子器件和陶瓷电子器件的制造方法 | |
| CN106548840B (zh) | 一种叠层片式ZnO压敏电阻器及其制备方法 | |
| JP5108162B1 (ja) | 積層インダクタ | |
| CN107210106B (zh) | 负特性热敏电阻器及其制造方法 | |
| CN109545551A (zh) | 陶瓷电子器件和陶瓷电子器件的制造方法 | |
| JPH10199709A (ja) | 積層型バリスタ | |
| CN210182177U (zh) | 一种高通流的片式压敏电阻 | |
| JP4492578B2 (ja) | バリスタ素体及びバリスタ | |
| KR20210074610A (ko) | 적층 세라믹 전자부품 및 이의 제조 방법 | |
| CN105575573B (zh) | 一种多层片式压敏电阻器及其制备方法 | |
| JPH0770373B2 (ja) | 積層型チツプバリスタの製造方法 | |
| KR101328336B1 (ko) | 고체산화물 연료전지용 공기극집전체, 그의 제조방법 및 그를 포함하는 고체산화물 연료전지 | |
| US11682504B2 (en) | Method for producing chip varistor and chip varistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |