JP2018056559A - 多層バリスタ及びその製造方法 - Google Patents
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Abstract
【課題】内部電極から上方および下方キャップを通って外部電極に流れる電流を抑制し、より広い通電面積を有する多層バリスタの製造方法を提供する。
【解決手段】下方キャップ２４、および上方キャップ２６にアルカリ金属イオンを拡散することにより高インピーダンス材料とする。これにより、下方キャップ２４、および上方キャップ２６の厚さｔを内部電極ギャップｇより小さく、０．１倍以上の厚さとしても下方キャップ２４、および上方キャップ２６のインピーダンスを内部電極ギャップｇのインピーダンスよりも高くする。
【選択図】図４
【解決手段】下方キャップ２４、および上方キャップ２６にアルカリ金属イオンを拡散することにより高インピーダンス材料とする。これにより、下方キャップ２４、および上方キャップ２６の厚さｔを内部電極ギャップｇより小さく、０．１倍以上の厚さとしても下方キャップ２４、および上方キャップ２６のインピーダンスを内部電極ギャップｇのインピーダンスよりも高くする。
【選択図】図４
Description
本発明は多層バリスタ、特により広い通電面積を有する多層バリスタ及びその製造方法に関する。
ＺｎＯ系バリスタは優れた非オーム性を有し、また過渡電圧サージにより引き起こされる損傷から電子部品を保護するための過電圧保護素子として電気系統及び回路網で使用されることが多い。
電子製品は一層の超小型化、薄さ、集積化及び多用性を目指して設計されており、最新型のＺｎＯ系バリスタは多層バリスタである（以下、ＭＬＶと称する）。
図１及び図２に示すように、既知のＭＬＶ１０はセラミック体２０を備え、その中に内部電極３０が噛み合うように配置されている。セラミック体２０は２つの端部を有し、各端部には外部電極４０が設けられている。外部電極４０は、セラミック体２０内部の噛み合い内部電極３０に電気的に接続されている。セラミック体２０はサンドイッチ様構造を有し、内部電極３０の外側にくる下方セラミック部２１（以下、下方キャップ２１と称する）、内部電極３０の内側にくる内部セラミック部２２（以下、内部電極スタック２２と称する）及び内部電極３０の外側にくる上方セラミック部２３（以下、上方キャップ２３と称する）の物理的なスタックである。
上記のこの既知のＭＬＶ１０は、以下のステップを経る既知の多層化技術を用いて作製される。
（１）主に酸化亜鉛（ＺｎＯ）の粒子を含有するセラミックのスラリー（以下、ＺｎＯセラミックスラリーと称する）を用意する。
（２）用意したＺｎＯセラミックスラリーを、テープ成形によりそれぞれが厚さ約１０〜１００μｍを有するグリーンテープに形成する。
（３）複数のグリーンテープを積み上げ、貼り合せることで既定の厚さ（Ｔ）を有する下方キャップ２１（又は上方キャップ２３）、例えば厚さ最高２００μｍを有する下方キャップ２１（又は上方キャップ２３）にする。
（４）この事前に形成した下方キャップ２１上にスクリーン印刷で内部電極３０を印刷する。図１及び図２に示すように、内部電極３０は、内部電極３０の一端だけが下方キャップ２１の左側端部又は右側端部に接続され、また内部電極３０の２つの側縁がそれぞれ下方キャップ２１の対応する縁からクリアランス（Ｈ）（以下、本発明においては、内部電極３０のマージン（Ｈ）と称する）を空けて離間されるように印刷される。したがって、内部電極３０の印刷面積は、内部電極３０のこの層で過渡電圧により生じるインパルス電流が通過できるところであり（以下、１つの内部電極層３０の通電面積と称する）、内部電極３０は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）又はこれらの金属の２種以上の合金から成り得る。
（５）２つの隣接する内部電極３０の間のギャップ（Ｇ）（以下、内部電極ギャップ（Ｇ）と称する）については、１つ以上のグリーンテープを、前のステップで形成した下方キャップ２１上に、積み上げたものの厚さが既定の内部電極ギャップ（Ｇ）に達するまで積み上げ、その上に別の内部電極３０をスクリーン印刷で印刷し、その現在印刷中の内部電極３０とその下に積層された内部電極３０とを噛み合うように配置し（以下、噛み合い内部電極３０と称する）、その一端を互い違いに、作業ステージが依然としてそのスタッキングステージにあるＭＬＶのプリフォームの左側端部又は右側端部に接続する。
（６）内部電極３０の層の既定数については、計画したような内部電極スタック２２が形成されるまで、グリーンテープを内部電極ギャップ（Ｇ）の高さまで積み上げ、内部電極３０を噛み合う形で印刷することを繰り返す。
（７）形成した上方キャップ２３を内部電極スタック２２の上に置き、上方キャップ２３、内部電極スタック２２及び下方キャップ２１をＭＬＶグリーンボディとして一体に貼り合せる。
（８）ＭＬＶグリーンボディを焼結炉において約８００〜１０００℃の焼結温度で焼結することでＭＬＶ焼結体を得る。
（９）外部電極４０をＭＬＶ焼結体の２つの端部に取り付け、ＭＬＶ焼結体を６００〜９５０℃で焼結することでＭＬＶ１０を得る。外部電極４０は、銀（Ａｇ）、銅（Ｃｕ）又は銀／パラジウム合金から成り得る。
（１）主に酸化亜鉛（ＺｎＯ）の粒子を含有するセラミックのスラリー（以下、ＺｎＯセラミックスラリーと称する）を用意する。
（２）用意したＺｎＯセラミックスラリーを、テープ成形によりそれぞれが厚さ約１０〜１００μｍを有するグリーンテープに形成する。
（３）複数のグリーンテープを積み上げ、貼り合せることで既定の厚さ（Ｔ）を有する下方キャップ２１（又は上方キャップ２３）、例えば厚さ最高２００μｍを有する下方キャップ２１（又は上方キャップ２３）にする。
（４）この事前に形成した下方キャップ２１上にスクリーン印刷で内部電極３０を印刷する。図１及び図２に示すように、内部電極３０は、内部電極３０の一端だけが下方キャップ２１の左側端部又は右側端部に接続され、また内部電極３０の２つの側縁がそれぞれ下方キャップ２１の対応する縁からクリアランス（Ｈ）（以下、本発明においては、内部電極３０のマージン（Ｈ）と称する）を空けて離間されるように印刷される。したがって、内部電極３０の印刷面積は、内部電極３０のこの層で過渡電圧により生じるインパルス電流が通過できるところであり（以下、１つの内部電極層３０の通電面積と称する）、内部電極３０は、白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）又はこれらの金属の２種以上の合金から成り得る。
（５）２つの隣接する内部電極３０の間のギャップ（Ｇ）（以下、内部電極ギャップ（Ｇ）と称する）については、１つ以上のグリーンテープを、前のステップで形成した下方キャップ２１上に、積み上げたものの厚さが既定の内部電極ギャップ（Ｇ）に達するまで積み上げ、その上に別の内部電極３０をスクリーン印刷で印刷し、その現在印刷中の内部電極３０とその下に積層された内部電極３０とを噛み合うように配置し（以下、噛み合い内部電極３０と称する）、その一端を互い違いに、作業ステージが依然としてそのスタッキングステージにあるＭＬＶのプリフォームの左側端部又は右側端部に接続する。
（６）内部電極３０の層の既定数については、計画したような内部電極スタック２２が形成されるまで、グリーンテープを内部電極ギャップ（Ｇ）の高さまで積み上げ、内部電極３０を噛み合う形で印刷することを繰り返す。
（７）形成した上方キャップ２３を内部電極スタック２２の上に置き、上方キャップ２３、内部電極スタック２２及び下方キャップ２１をＭＬＶグリーンボディとして一体に貼り合せる。
（８）ＭＬＶグリーンボディを焼結炉において約８００〜１０００℃の焼結温度で焼結することでＭＬＶ焼結体を得る。
（９）外部電極４０をＭＬＶ焼結体の２つの端部に取り付け、ＭＬＶ焼結体を６００〜９５０℃で焼結することでＭＬＶ１０を得る。外部電極４０は、銀（Ａｇ）、銅（Ｃｕ）又は銀／パラジウム合金から成り得る。
これまで知られているＭＬＶ１０には欠点がある。セラミック体２０の下方キャップ２１、内部電極スタック２２及び上方キャップ２３は同一材料から成るため、この３つのインピーダンスが等しくなるのである。特に、下方キャップ２１（及び上方キャップ２３）の厚さ（Ｔ）、また内部電極３０のマージン（Ｈ）が内部電極ギャップ（Ｇ）より大きくないとＭＬＶ１０が正常に機能しない。つまり、以下の条件Ｒ５〜Ｒ７を満たさなくてはならない。
Ｒ５：下方キャップ２１の厚さ（Ｔ）が内部電極ギャップ（Ｇ）より大きい。
Ｒ６：上方キャップ２３の厚さ（Ｔ）が内部電極ギャップ（Ｇ）より大きい。
Ｒ７：内部電極３０のマージン（Ｈ）が内部電極ギャップ（Ｇ）より大きい。
Ｒ５：下方キャップ２１の厚さ（Ｔ）が内部電極ギャップ（Ｇ）より大きい。
Ｒ６：上方キャップ２３の厚さ（Ｔ）が内部電極ギャップ（Ｇ）より大きい。
Ｒ７：内部電極３０のマージン（Ｈ）が内部電極ギャップ（Ｇ）より大きい。
より詳しくは、図２に示すように、ＭＬＶ１０の上方キャップ２３、内部電極スタック２２及び下方キャップ２１のインピーダンスが同じであるならば、内部電極ギャップ（Ｇ）が下方キャップ２１（及び上方キャップ２３）の厚さ（Ｔ）及び内部電極３０のマージン（Ｈ）より大きい場合、電流は内部電極スタック２２内の内部電極３０の層を通常予測されるようには通過しない。代わりに、電流は、図２において点線の円Ｂで示すように、一番上の（又は一番下の）内部電極３０と外部電極４０との間の最短経路を行く。この場合、電流はＭＬＶ１０を最も狭い通電面積で通過し、外部から印加された電圧が一旦増大すると図２の点線の円Ｂにある材料に穴が開き、ＭＬＶ１０に損傷が生じる場合がある。
したがって、ＭＬＶのサイズが変化しないままならば、内部電極３０の層数の増加は制限される。ＭＬＶ１０は前出の条件Ｒ５〜Ｒ７を満たさなくてはならないからである。これは各内部電極層３０の通電面積の増加を阻み、ひいてはＭＬＶ１０の総通電面積の増加を阻む。
以上に鑑みて、本発明の第１の目的は、より広い通電面積を有する多層バリスタの製造方法を提供することである。特に、多層バリスタの寸法を増大させることなく、本発明は、下方キャップ、上方キャップ及び内部電極のマージンを高インピーダンス材料で又は低原子価イオン、例えばアルカリ金属イオンへの浸漬を用いて形成することで問題の領域でのインピーダンスを大幅に増大させることを含み、その結果、下方キャップ及び上方キャップの厚さ並びに内部電極のマージンを薄くすることが可能となる。これにより、ＭＬＶの寸法を増大させることなく多層バリスタ（ＭＬＶ）により多くの内部電極層を設け、ひいては各内部電極層の通電面積を増加させ、ＭＬＶの総通電面積も増加させて多層バリスタの性能を改善することができる。
本発明は、より広い通電面積を有する多層バリスタを提供する。
本発明の別の目的は上記の方法により製造した多層バリスタを提供することであり、以下の有益な効果を有する。
（１）より多くの数の内部電極層を有する。
（２）各内部電極層がより広い通電面積を有する。
（３）製造した多層バリスタはより広い総通電面積を有する。
（１）より多くの数の内部電極層を有する。
（２）各内部電極層がより広い通電面積を有する。
（３）製造した多層バリスタはより広い総通電面積を有する。
図３及び図４に示すように、本発明において、多層バリスタ（ＭＬＶ）１５は、噛み合い内部電極３０を内部に有するセラミック体２０と２つの外部電極４０とを備え、各外部電極４０はセラミック体２０の一端を覆い、また噛み合い内部電極３０に電気的な接続でもって接続していることが必要とされる。特に、セラミック体２０はさらに、下方キャップ２４、内部電極スタック２５及び上方キャップ２６を一体に貼り合せることで形成されるサンドイッチ様構造を有し、以下の条件Ｒ１〜Ｒ４を満たす。
Ｒ１：下方キャップ２４は、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しい厚さ（ｔ）を有する。
Ｒ２：上方キャップ２６は、内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しい厚さ（ｔ）を有する。
Ｒ３：内部電極３０は、内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しいマージン（ｈ）を有する。
Ｒ４：内部電極スタック２５において、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）から生じるインピーダンスは、下方キャップ、上方キャップ又は内部電極のマージン（ｈ）から生じるかもしれないインピーダンスより小さい。
Ｒ１：下方キャップ２４は、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しい厚さ（ｔ）を有する。
Ｒ２：上方キャップ２６は、内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しい厚さ（ｔ）を有する。
Ｒ３：内部電極３０は、内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しいマージン（ｈ）を有する。
Ｒ４：内部電極スタック２５において、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）から生じるインピーダンスは、下方キャップ、上方キャップ又は内部電極のマージン（ｈ）から生じるかもしれないインピーダンスより小さい。
好ましくは、セラミック体２０は、以下の条件Ｋ１〜Ｋ４を満たす下方キャップ２４、内部電極スタック２５及び上方キャップ２６を有する。
Ｋ１：下方キャップ２４は、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）の０．１５〜０．８０倍に等しい厚さ（ｔ）を有する。
Ｋ２：上方キャップ２６は、内部電極ギャップ（ｇ）の０．１５〜０．８０倍に等しい厚さ（ｔ）を有する。
Ｋ３：内部電極３０は、内部電極ギャップ（ｇ）の０．１５〜０．８０倍に等しいマージン（ｈ）を有する。
Ｋ４：内部電極スタック２５において、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）から生じるインピーダンスは、下方キャップ、上方キャップ又は内部電極のマージン（ｈ）から生じるかもしれないインピーダンスより小さい。
Ｋ１：下方キャップ２４は、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）の０．１５〜０．８０倍に等しい厚さ（ｔ）を有する。
Ｋ２：上方キャップ２６は、内部電極ギャップ（ｇ）の０．１５〜０．８０倍に等しい厚さ（ｔ）を有する。
Ｋ３：内部電極３０は、内部電極ギャップ（ｇ）の０．１５〜０．８０倍に等しいマージン（ｈ）を有する。
Ｋ４：内部電極スタック２５において、２つの隣接する内部電極３０の間の内部電極ギャップ（ｇ）から生じるインピーダンスは、下方キャップ、上方キャップ又は内部電極のマージン（ｈ）から生じるかもしれないインピーダンスより小さい。
開示の多層バリスタ１５は２つの方法を用いて作製し得る。多層バリスタ１５の第１の作製方法は、多層バリスタ１５の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）を、インピーダンスが内部電極スタック２５のインピーダンスより高い材料で形成することを含み、これにより開示の多層バリスタ１５は前出の条件Ｒ１〜Ｒ４又はＫ１〜Ｋ４を満たす。
多層バリスタ１５の第２の作製方法は、既知のＭＬＶ製造方法を用いて形成したＭＬＶ焼結体を低原子価アルカリ金属イオン（例えば、一価のリチウムイオン（Ｌｉ＋））の溶液への浸漬及び低原子価アルカリ金属イオンの高温拡散（以下、本発明においては、「低原子価イオンの高温拡散ステップ」と称する）で連続的に処理することでＭＬＶ焼結体の及び最終的なＭＬＶ製品の表面でのインピーダンスを増大させることを含む。
この方法において、アルカリ金属イオンは、リチウムイオン、ナトリウムイオン、カリウムイオン、ルビジウムイオン、セシウムイオン及びフランシウムイオンから成る群から選択される。好ましくは、アルカリ金属イオンは、リチウムイオン、ナトリウムイオン又はカリウムイオンである。
この方法において、アルカリ金属イオンは、リチウムイオン、ナトリウムイオン、カリウムイオン、ルビジウムイオン、セシウムイオン及びフランシウムイオンから成る群から選択される。好ましくは、アルカリ金属イオンは、リチウムイオン、ナトリウムイオン又はカリウムイオンである。
純粋なＺｎＯ粒子は本来、絶縁体である。焼結過程中に純粋なＺｎＯ粒子に半導性及び電圧依存性を示させるためには、これらのＺｎＯ粒子にまず高原子価イオンをドープし、次に高インピーダンス材料の薄層で包まなくてはならない。したがって、開示の多層バリスタ１５のセラミック体２０を用意している間に、低原子価イオンの高温拡散ステップをＭＬＶ焼結体に行った。低原子価アルカリ金属イオン（例えば、一価のリチウムイオン）はＭＬＶ焼結体の全ての層の表面に浸透し、ＺｎＯ粒子は、低原子価アルカリ金属イオンのドープにより半導性が低くなり、インピーダンスは高くなった。
したがって、開示の多層バリスタ１５を作製するための本発明の第２の方法は、ＭＬＶ焼結体を濃度５〜８０％、好ましくは濃度４０〜８０％の低原子価アルカリ金属イオン溶液に少なくとも２分、好ましくは２〜６０分、より好ましくは５〜２０分、最も好ましくは１０〜１２分にわたって浸漬することによる低原子価イオンの高温拡散ステップを追加でＭＬＶ焼結体に行う点で既知のＭＬＶ作製方法とは異なる。
この方法においては、アルカリ金属イオン溶液の濃度及び浸漬時間が、どのぐらい深く低原子価イオンがＭＬＶ焼結体の層内に入り込むかを決定する。浸漬・乾燥後のＭＬＶ焼結体を６５０〜９００℃、好ましくは７００〜９００℃、より好ましくは８００〜８７５℃で焼成させることで高温拡散ステップを完了する。
このステップにより、ＭＬＶ焼結体内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）のインピーダンスが内部電極ギャップ（ｇ）のインピーダンスより高くなる。
この方法においては、アルカリ金属イオン溶液の濃度及び浸漬時間が、どのぐらい深く低原子価イオンがＭＬＶ焼結体の層内に入り込むかを決定する。浸漬・乾燥後のＭＬＶ焼結体を６５０〜９００℃、好ましくは７００〜９００℃、より好ましくは８００〜８７５℃で焼成させることで高温拡散ステップを完了する。
このステップにより、ＭＬＶ焼結体内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）のインピーダンスが内部電極ギャップ（ｇ）のインピーダンスより高くなる。
本発明の第２の方法は、ＭＬＶ焼結体の層の表面でのインピーダンスを、その内部電極ギャップ（ｇ）でのインピーダンスより高くすることに関する。この現象により、慣用のＭＬＶ製造方法の限界がなくなるだけでなく、開示の多層バリスタ１５が前出の条件Ｒ１〜Ｒ４又はＫ１〜Ｋ４を有意義に満たせるようになる。
より詳しくは、図３及び図４に示すように、本発明の開示の多層バリスタ１５の第２の作製方法は、以下の各ステップを含む。
（１）ＺｎＯセラミックスラリーを用意するステップ。
（２）用意したＺｎＯセラミックスラリーをドクターブレード技法により塗り広げて１０〜１００μｍもの厚さのグリーンテープにするステップ。
（３）形成した複数のグリーンテープを積み上げ、貼り合せて既定の厚さ（ｔ）、好ましくは最高２００μｍの厚さを有する下方キャップ２４（又は上方キャップ２６）にするステップ。
（４）形成した下方キャップ２４上に内部電極３０を、内部電極３０の各側縁付近にマージン（ｈ）を残して印刷し、内部電極３０は白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）又はこれらの金属の２種以上の合金から成り得るステップ。
（５）ステップ（２）で形成した複数のグリーンテープを、得られるスタックの厚さが既定の内部電極ギャップ（ｇ）に達するまで積み上げ、噛み合い内部電極３０をその上に印刷するステップ。
（６）内部電極３０の層の既定数に関し、事前に決めたような内部電極スタック２５が得られるまで、内部電極ギャップ（ｇ）の積み上げ及び噛み合い内部電極３０の印刷を繰り返し、内部電極３０の層の数が２〜２５層、好ましくは４〜１２層であるステップ。
（７）事前に形成した上方キャップ２６を内部電極スタック２５の上に置き、下方キャップ２４、内部電極スタック２５及び上方キャップ２６をＭＬＶグリーンボディとして一体に貼り合せ、以下の条件が満たされるステップ。（ａ）下方キャップ２４及び上方キャップ２６の厚さ（ｔ）は内部電極ギャップ（ｇ）の厚さより小さいが内部電極ギャップ（ｇ）の厚さの０．１倍以上である。（ｂ）残した内部電極３０からのマージン（ｈ）は内部電極ギャップ（ｇ）の厚さより小さいが内部電極ギャップ（ｇ）の厚さの０．１倍以上である。
（８）ＭＬＶグリーンボディを焼結炉において焼結温度８００〜１０００℃で焼結することでＭＬＶ焼結体を得るステップ。
（９）前のステップで形成したＭＬＶ焼結体に、ＭＬＶ焼結体を濃度５〜８０％、好ましくは４０〜８０％のアルカリ金属イオン溶液に少なくとも２分、好ましくは２〜６０分、より好ましくは５〜２０分、最も好ましくは１０〜１２分にわたって浸漬し、乾燥させた後、６５０〜９００℃、好ましくは７００〜９００℃、より好ましくは８００〜８７５℃、最も好ましくは８４５〜８５０℃で低原子価アルカリ金属イオンの高温拡散ステップを行うステップ。
（１０）外部電極４０を、前のステップで形成したＭＬＶ焼結体の２つの端部に取り付け、ＭＬＶ焼結体を６００〜９５０℃で焼結することで多層バリスタ１５を得て、外部電極４０が銀（Ａｇ）、銅（Ｃｕ）又は銀／パラジウム合金から成り得るステップ。
（１）ＺｎＯセラミックスラリーを用意するステップ。
（２）用意したＺｎＯセラミックスラリーをドクターブレード技法により塗り広げて１０〜１００μｍもの厚さのグリーンテープにするステップ。
（３）形成した複数のグリーンテープを積み上げ、貼り合せて既定の厚さ（ｔ）、好ましくは最高２００μｍの厚さを有する下方キャップ２４（又は上方キャップ２６）にするステップ。
（４）形成した下方キャップ２４上に内部電極３０を、内部電極３０の各側縁付近にマージン（ｈ）を残して印刷し、内部電極３０は白金（Ｐｔ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）又はこれらの金属の２種以上の合金から成り得るステップ。
（５）ステップ（２）で形成した複数のグリーンテープを、得られるスタックの厚さが既定の内部電極ギャップ（ｇ）に達するまで積み上げ、噛み合い内部電極３０をその上に印刷するステップ。
（６）内部電極３０の層の既定数に関し、事前に決めたような内部電極スタック２５が得られるまで、内部電極ギャップ（ｇ）の積み上げ及び噛み合い内部電極３０の印刷を繰り返し、内部電極３０の層の数が２〜２５層、好ましくは４〜１２層であるステップ。
（７）事前に形成した上方キャップ２６を内部電極スタック２５の上に置き、下方キャップ２４、内部電極スタック２５及び上方キャップ２６をＭＬＶグリーンボディとして一体に貼り合せ、以下の条件が満たされるステップ。（ａ）下方キャップ２４及び上方キャップ２６の厚さ（ｔ）は内部電極ギャップ（ｇ）の厚さより小さいが内部電極ギャップ（ｇ）の厚さの０．１倍以上である。（ｂ）残した内部電極３０からのマージン（ｈ）は内部電極ギャップ（ｇ）の厚さより小さいが内部電極ギャップ（ｇ）の厚さの０．１倍以上である。
（８）ＭＬＶグリーンボディを焼結炉において焼結温度８００〜１０００℃で焼結することでＭＬＶ焼結体を得るステップ。
（９）前のステップで形成したＭＬＶ焼結体に、ＭＬＶ焼結体を濃度５〜８０％、好ましくは４０〜８０％のアルカリ金属イオン溶液に少なくとも２分、好ましくは２〜６０分、より好ましくは５〜２０分、最も好ましくは１０〜１２分にわたって浸漬し、乾燥させた後、６５０〜９００℃、好ましくは７００〜９００℃、より好ましくは８００〜８７５℃、最も好ましくは８４５〜８５０℃で低原子価アルカリ金属イオンの高温拡散ステップを行うステップ。
（１０）外部電極４０を、前のステップで形成したＭＬＶ焼結体の２つの端部に取り付け、ＭＬＶ焼結体を６００〜９５０℃で焼結することで多層バリスタ１５を得て、外部電極４０が銀（Ａｇ）、銅（Ｃｕ）又は銀／パラジウム合金から成り得るステップ。
寸法が変化しないように制御した状態で、本発明の開示の方法で作製した多層バリスタ１５は以下の予期せぬ効果を有し易く、先行技術で一般に知られている多層バリスタより優れている。
（１）本発明の多層バリスタ１５では、下方キャップ２４又は上方キャップ２６の厚さをそれぞれ又は両方意図的に薄くすることで内部電極３０の積層数を増加させ得て、そのようなやり方により、製造される多層バリスタ１５の内部電極３０を最高１２〜１４層以上にできる。
（２）本発明の多層バリスタ１５では、内部電極スタック２５の内部電極３０のマージン（ｈ）を意図的に狭くすることで、各内部電極３０の通電面積を広くし得る。
（３）本発明の多層バリスタ１５では、意図的に下方キャップ２４及び／又は上方キャップ２６の厚さを薄くし且つ内部電極スタック２５の内部電極３０のマージン（ｈ）を狭くすることで内部電極３０の積層数を増加させ、同時に各内部電極３０の通電面積を広くし得る。
（１）本発明の多層バリスタ１５では、下方キャップ２４又は上方キャップ２６の厚さをそれぞれ又は両方意図的に薄くすることで内部電極３０の積層数を増加させ得て、そのようなやり方により、製造される多層バリスタ１５の内部電極３０を最高１２〜１４層以上にできる。
（２）本発明の多層バリスタ１５では、内部電極スタック２５の内部電極３０のマージン（ｈ）を意図的に狭くすることで、各内部電極３０の通電面積を広くし得る。
（３）本発明の多層バリスタ１５では、意図的に下方キャップ２４及び／又は上方キャップ２６の厚さを薄くし且つ内部電極スタック２５の内部電極３０のマージン（ｈ）を狭くすることで内部電極３０の積層数を増加させ、同時に各内部電極３０の通電面積を広くし得る。
本発明の開示の方法で作製した多層バリスタ１５に関する限り、内部電極３０の層数が多ければ多いほど、より多くの内部電極ギャップ（ｇ）の層が存在する。
より詳細には、寸法が変化しないように制御した状態で、開示の多層バリスタ１５では有利には、より多くの内部電極３０の層を設け、またその総通電面積を増加させることが容易である。これは多層バリスタ１５それ自体が有する総通電面積が、１つの内部電極３０が有する通電面積（すなわち、被乗数）に内部電極ギャップ（ｇ）の層の総数（すなわち、乗数）を掛けることで計算される積だからである。
したがって、本発明の多層バリスタ１５の物理的な性能は、多層バリスタ１５の寸法を増大させることなく、顕著に改善される。
以下の段落では本発明をさらに例示するための実施例について説明するが、これらは本発明の範囲を限定するものではない。
実施例及び比較例で使用する多層バリスタの試験サンプルを表１に示す規格にしたがって作製し、試験サンプルを、ＴＴＫ（Ｔｈｉｎｋ Ｔｅｃｈｎｏｌｏｇｉｅｓ社、台湾）製のサージ吸収器テスター：モデルＭＯＶ−１６８を使用して、そのそれぞれの物理的性質について測定した。
実施例及び比較例で使用する多層バリスタの試験サンプルを表１に示す規格にしたがって作製し、試験サンプルを、ＴＴＫ（Ｔｈｉｎｋ Ｔｅｃｈｎｏｌｏｇｉｅｓ社、台湾）製のサージ吸収器テスター：モデルＭＯＶ−１６８を使用して、そのそれぞれの物理的性質について測定した。
実施例１〜３及び比較例１〜３
表２中の多層バリスタ：モデル０８０５、１２０６及び１２１０を対象として取り上げた。比較例１〜３用のサンプル多層バリスタを既知のＭＬＶ製造方法を用いて作製し、実施例１〜３用のサンプル多層バリスタを、既知のＭＬＶ製造方法とは異なる開示の方法を用いて、０８０５−及び１２０６−ＭＬＶ焼結体を濃度４０％のリチウムイオン溶液に１５分にわたって浸漬し、乾燥させ、低原子価アルカリ金属イオンの８４５℃での高温拡散ステップを行うことにより、また１２１０−ＭＬＶ焼結体を濃度８０％のリチウムイオン溶液に１２分にわたって浸漬し、乾燥させ、低原子価アルカリ金属イオンの８５０℃での高温拡散ステップを行うことにより用意した。
表２中の多層バリスタ：モデル０８０５、１２０６及び１２１０を対象として取り上げた。比較例１〜３用のサンプル多層バリスタを既知のＭＬＶ製造方法を用いて作製し、実施例１〜３用のサンプル多層バリスタを、既知のＭＬＶ製造方法とは異なる開示の方法を用いて、０８０５−及び１２０６−ＭＬＶ焼結体を濃度４０％のリチウムイオン溶液に１５分にわたって浸漬し、乾燥させ、低原子価アルカリ金属イオンの８４５℃での高温拡散ステップを行うことにより、また１２１０−ＭＬＶ焼結体を濃度８０％のリチウムイオン溶液に１２分にわたって浸漬し、乾燥させ、低原子価アルカリ金属イオンの８５０℃での高温拡散ステップを行うことにより用意した。
サンプル多層バリスタをそのそれぞれの物理的性質について測定した。結果を表２に示す。
実施例１〜３及び比較例１〜３のサンプル多層バリスタを、その基本的な電気的性質、例えば絶縁破壊電圧、非線形係数及び漏洩電流について外部電極で測定した。有意な変化は見られなかった。
しかしながら、表２によると、実施例１〜３のサンプル多層バリスタは比較例１〜３のサンプル多層バリスタより電流容量がはるかに大きい。これは、実施例１〜３のサンプル多層バリスタのセラミック体２０の周辺インピーダンスの増加を示している。
言い換えると、表２に示す結果は、サンプルＭＬＶ焼結体に行った低原子価イオンの高温拡散ステップ中に、使用するリチウムイオン溶液の濃度及び浸漬時間を調節することで、低原子価リチウムイオンの拡散が、ＭＬＶ焼結体内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）中の酸化亜鉛粒子にのみ達するように制御され、内部電極スタック２５の内部電極ギャップ（ｇ）中の酸化亜鉛粒子には影響しないことを示している。その結果、ＭＬＶ焼結体内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）でのインピーダンスは増加し、内部電極スタック２５の内部電極ギャップ（ｇ）でのインピーダンスより高くなった。
これらの結果は、開示の方法を用いて作製した多層バリスタでは、寸法を変化させることなく、その下方キャップ２４及び上方キャップ２６を薄くし、また内部電極３０のマージン（ｈ）を小さくできることも証明している。
実施例４〜６及び比較例４〜６
実施例１〜３及び比較例１〜３用のものとして作製した多層バリスタ：モデル０８０５、１２０６及び１２１０を実施例４〜６及び比較例４〜６のサンプルとして取り上げた。サンプルを、内部電極ギャップ、下方キャップの厚さ、上方キャップの厚さ、内部電極層の数、各内部電極層の通電面積及び総通電面積について測定した。結果を表３に示す。
実施例１〜３及び比較例１〜３用のものとして作製した多層バリスタ：モデル０８０５、１２０６及び１２１０を実施例４〜６及び比較例４〜６のサンプルとして取り上げた。サンプルを、内部電極ギャップ、下方キャップの厚さ、上方キャップの厚さ、内部電極層の数、各内部電極層の通電面積及び総通電面積について測定した。結果を表３に示す。
比較例４〜６のサンプル多層バリスタを既知のＭＬＶ製造方法を用いて作製した。バリスタは図１に示す通りである。その内部電極ギャップ（Ｇ）は下方キャップ（又は上方キャップ）の厚さ（Ｔ）より小さく、また内部電極のマージン（Ｈ）より小さい。
他方、実施例４〜６のサンプル多層バリスタを開示の方法を用いて作製した。バリスタは図３に示す通りである。セラミック体２０内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）でのインピーダンスは内部電極スタック２５の内部電極ギャップ（ｇ）でのインピーダンスより高く、バリスタは以下の条件Ｋ５〜Ｋ７を満たす。
Ｋ５：下方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．５倍である。
Ｋ６：上方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．５倍である。
Ｋ７：内部電極のマージン（ｈ）は内部電極ギャップ（ｇ）の０．５３〜０．６７倍である。
Ｋ５：下方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．５倍である。
Ｋ６：上方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．５倍である。
Ｋ７：内部電極のマージン（ｈ）は内部電極ギャップ（ｇ）の０．５３〜０．６７倍である。
加えて、表３に示す結果から、同じ寸法では、実施例４〜６のサンプル多層バリスタは６〜８層の内部電極と１４．０〜５４．６ｍｍ２の総通電面積を有しており、それに対して比較例４〜６のサンプル多層バリスタの内部電極は４〜６層、総通電面積は５．１９〜２７．４ｍｍ２であった。
比較すると、実施例４〜６のサンプル多層バリスタは、比較例４〜６のサンプル多層バリスタよりはるかに優れている。
実施例７〜８
実施例７及び実施例８用に作製した多層バリスタ：モデル０８０５及び２２２０をそれぞれ、内部電極ギャップ（ｇ）、下方キャップの厚さ、上方キャップの厚さ、内部電極層の数、各内部電極層の通電面積及び総通電面積について測定した。結果を表４に示す。
実施例７及び実施例８用に作製した多層バリスタ：モデル０８０５及び２２２０をそれぞれ、内部電極ギャップ（ｇ）、下方キャップの厚さ、上方キャップの厚さ、内部電極層の数、各内部電極層の通電面積及び総通電面積について測定した。結果を表４に示す。
表４に示す結果から、実施例７〜８のサンプル多層バリスタを開示の方法を用いて作製し、バリスタは図３に示す通りである。セラミック体２０内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）でのインピーダンスは、内部電極スタック２５の内部電極ギャップ（ｇ）でのインピーダンスより高く、バリスタは以下の条件Ｋ８〜Ｋ１０を満たす。
Ｋ８：下方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．１５〜０．８倍である。
Ｋ９：上方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．１５〜０．８倍である。
Ｋ１０：内部電極のマージン（ｈ）は内部電極ギャップ（ｇ）の０．１５〜０．８倍である。
Ｋ８：下方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．１５〜０．８倍である。
Ｋ９：上方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．１５〜０．８倍である。
Ｋ１０：内部電極のマージン（ｈ）は内部電極ギャップ（ｇ）の０．１５〜０．８倍である。
実施例９〜１５
多層バリスタ：モデル０８０６、１２０６、１２０８、１２１０、１８１２、２２２０及び３２２０を開示の方法を用いて作製し、実施例９〜１５のサンプルとして使用した。作製中、ＭＬＶ焼結体を、濃度５〜７０％のリチウムイオン溶液に、表５に挙げたそれぞれのＬｉドープ条件にしたがって少なくとも２分にわたって浸漬し、乾燥させ、６５０〜９００℃でのリチウムイオンの高温拡散ステップに供した。
多層バリスタ：モデル０８０６、１２０６、１２０８、１２１０、１８１２、２２２０及び３２２０を開示の方法を用いて作製し、実施例９〜１５のサンプルとして使用した。作製中、ＭＬＶ焼結体を、濃度５〜７０％のリチウムイオン溶液に、表５に挙げたそれぞれのＬｉドープ条件にしたがって少なくとも２分にわたって浸漬し、乾燥させ、６５０〜９００℃でのリチウムイオンの高温拡散ステップに供した。
サンプル多層バリスタをそのそれぞれの物理的特性について測定した。結果を表５に示す。
表５に示す結果から、実施例９〜１５のサンプル多層バリスタを開示の方法を用いて作製した。バリスタは図３に示す通りである。セラミック体２０内の下方キャップ２４、上方キャップ２６及び内部電極３０のマージン（ｈ）でのインピーダンスは、内部電極スタック２５の内部電極ギャップ（ｇ）でのインピーダンスより高く、バリスタは以下の条件Ｋ１１〜Ｋ１３を満たす。
Ｋ１１：下方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．２１３〜０．９３８倍である。
Ｋ１２：上方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．２１３〜０．９３８倍である。
Ｋ１３：内部電極のマージン（ｈ）は内部電極ギャップ（ｇ）の０．１１８〜０．９６９倍である。
Ｋ１１：下方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．２１３〜０．９３８倍である。
Ｋ１２：上方キャップの厚さ（ｔ）は内部電極ギャップ（ｇ）の０．２１３〜０．９３８倍である。
Ｋ１３：内部電極のマージン（ｈ）は内部電極ギャップ（ｇ）の０．１１８〜０．９６９倍である。
加えて、表５に示す結果から、同じ寸法では、実施例９〜１５のサンプル多層バリスタは２〜２０層の内部電極と１．８５〜４４１ｍｍ２の総通電面積を有していた。
結果
実施例１〜１５及び比較例１〜６を比較することで、開示の方法及び開示の多層バリスタは、より多くの層の内部電極、各内部電極層についてより広い通電面積、またより広い多層バリスタ総通電面積を同じ寸法で達成し、多層バリスタの性能の顕著な改善に貢献したことが判明した。
実施例１〜１５及び比較例１〜６を比較することで、開示の方法及び開示の多層バリスタは、より多くの層の内部電極、各内部電極層についてより広い通電面積、またより広い多層バリスタ総通電面積を同じ寸法で達成し、多層バリスタの性能の顕著な改善に貢献したことが判明した。
Claims (5)
- 以下の各ステップ、
（ａ）用意したＺｎＯセラミックスラリーをドクターブレード技法により塗り広げて１０〜１００μｍの厚さを有するグリーンテープにするステップ、
（ｂ）ステップ（ａ）で形成した前記複数のグリーンテープを積み上げることでそれぞれ既定の厚さ（ｔ）を有する下方キャップ及び上方キャップをそれぞれ形成するステップ、
（ｃ）ステップ（ｂ）で形成した前記下方キャップ上に内部電極を、前記内部電極の各側縁付近にマージン（ｈ）を残して印刷するステップ、
（ｄ）ステップ（ａ）で形成した前記複数のグリーンテープを、ステップ（ｃ）の前記下方キャップ上に、得られるスタックの厚さが既定の内部電極ギャップ（ｇ）に達するまで積み上げ、噛み合い内部電極をその上に、前記内部電極の各側縁付近にマージン（ｈ）を残して印刷するステップ、
（ｅ）既定の数の内部電極層を有する内部電極スタックが得られるまで、前記内部電極ギャップ（ｇ）の積み上げ及び前記噛み合い内部電極の印刷を繰り返すステップ、
（ｆ）前記事前に形成した上方キャップを前記内部電極スタックの上に置き、前記下方キャップ、前記内部電極スタック及び前記上方キャップを多層バリスタ（ＭＬＶ）グリーンボディとして一体に貼り合せ、以下の条件、（ｆ１）前記下方キャップ及び前記上方キャップの厚さ（ｔ）は前記内部電極ギャップ（ｇ）の厚さより小さいが前記内部電極ギャップ（ｇ）の厚さの０．１倍以上であり、（ｆ２）残した前記内部電極からのマージン（ｈ）は前記内部電極ギャップ（ｇ）の厚さより小さいが前記内部電極ギャップ（ｇ）の厚さの０．１倍以上である、が満たされるステップ、
（ｇ）前記ＭＬＶグリーンボディを焼結炉において焼結温度８００〜１０００℃で焼結することでＭＬＶ焼結体を得るステップ、
（ｈ）前記ＭＬＶ焼結体を濃度５〜８０％を有するアルカリ金属イオン溶液に少なくとも２分にわたって浸漬し、乾燥後、６５０〜９００℃での低原子価アルカリ金属イオンの高温拡散ステップを行うステップ、及び、
（ｉ）外部電極を、ステップ（ｈ）で形成した前記ＭＬＶ焼結体の２つの端部に取り付け、前記ＭＬＶ焼結体を６００〜９５０℃で焼結することで最終製品である多層バリスタを得るステップ、を含む、
より広い通電面積を有する多層バリスタの製造方法。 - 前記アルカリ金属イオン溶液は、リチウムイオン溶液、ナトリウムイオン溶液、カリウムイオン溶液、ルビジウムイオン溶液、セシウムイオン溶液又はフランシウムイオン溶液であり、好ましくは、前記アルカリ金属イオンはリチウムイオン、ナトリウムイオン又はカリウムイオンであることを特徴とする、請求項１に記載の多層バリスタの製造方法。
- ステップ（ｈ）において、前記ＭＬＶ焼結体は、濃度４０〜８０％を有する前記アルカリ金属イオン溶液に２〜６０分にわたって浸漬されることを特徴とする、請求項１又は２に記載の多層バリスタの製造方法。
- 内部に離間して配置された噛み合い内部電極を有するセラミック体と、それぞれ前記セラミック体の一端を覆い、前記噛み合い内部電極と電気的に接続している２つの外部電極とを備え、
前記セラミック体は、下方キャップ、内部電極スタック及び上方キャップを一体に貼り合せることで形成されるサンドイッチ様構造を有し、また以下の条件Ｒ１〜Ｒ４、
（Ｒ１）前記下方キャップは、２つの隣接する噛み合い内部電極の間の内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しい厚さ（ｔ）を有し、
（Ｒ２）前記上方キャップは、前記内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しい厚さ（ｔ）を有し、
（Ｒ３）残した前記噛み合い内部電極の２つの側縁のそれぞれからのマージン（ｈ）は前記内部電極ギャップ（ｇ）の０．１０〜０．９９倍に等しく、
（Ｒ４）前記内部電極ギャップ（ｇ）から生じるインピーダンスは、前記下方キャップ、前記上方キャップ及び前記内部電極のマージン（ｈ）から生じるインピーダンスより小さい、を満たすことを特徴とする、
請求項１の方法により製造した多層バリスタ。 - 前記セラミック体は２〜２５層の前記内部電極を有することを特徴とする、請求項４に記載の多層バリスタ。
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102020122299B3 (de) | 2020-08-26 | 2022-02-03 | Tdk Electronics Ag | Vielschichtvaristor und Verfahren zur Herstellung eines Vielschichtvaristors |
| CN112216452B (zh) * | 2020-09-24 | 2022-05-10 | 深圳顺络电子股份有限公司 | 一种叠层片式压敏电阻及其制备方法 |
| DE102022114552A1 (de) * | 2022-06-09 | 2023-12-14 | Tdk Electronics Ag | Verfahren zur Herstellung eines Vielschicht-Varistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214501A (ja) * | 1988-07-01 | 1990-01-18 | Matsushita Electric Ind Co Ltd | 電圧非直線抵抗器 |
| JPH11233309A (ja) * | 1998-02-10 | 1999-08-27 | Murata Mfg Co Ltd | 積層バリスタ |
| JP2004152824A (ja) * | 2002-10-29 | 2004-05-27 | Tdk Corp | チップ状電子部品およびその製造方法 |
| JP2004303763A (ja) * | 2003-03-28 | 2004-10-28 | Tdk Corp | チップ状電子部品およびその製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE8501077U1 (de) * | 1985-01-17 | 1986-07-10 | Siemens AG, 1000 Berlin und 8000 München | Spannungsabhängiger elektrischer Widerstand (Varistor) |
| DE3660342D1 (en) * | 1985-01-17 | 1988-07-28 | Siemens Ag | Voltage-dependent electric resistance (varistor) |
| GB2242067B (en) * | 1990-03-16 | 1994-05-04 | Ecco Ltd | Varistor configurations |
| US5973588A (en) * | 1990-06-26 | 1999-10-26 | Ecco Limited | Multilayer varistor with pin receiving apertures |
| JP3735151B2 (ja) * | 1996-03-07 | 2006-01-18 | Ｔｄｋ株式会社 | 積層型チップバリスタ及びその製造方法 |
| JPH11273914A (ja) * | 1998-03-26 | 1999-10-08 | Murata Mfg Co Ltd | 積層型バリスタ |
| JP4492579B2 (ja) * | 2006-03-31 | 2010-06-30 | Ｔｄｋ株式会社 | バリスタ素体及びバリスタ |
| US7724124B2 (en) * | 2007-02-12 | 2010-05-25 | Sfi Electronics Technology Inc. | Ceramic material used for protection against electrical overstress and low-capacitance multilayer chip varistor using the same |
| US20090233112A1 (en) * | 2008-03-13 | 2009-09-17 | Shih-Kwan Liu | Multilayer zinc oxide varistor |
| JP2010073759A (ja) * | 2008-09-16 | 2010-04-02 | Tdk Corp | 積層型チップバリスタ及び電子部品 |
| TW201221501A (en) * | 2010-11-26 | 2012-06-01 | Sfi Electronics Technology Inc | Process for producing ZnO varistor particularly having internal electrode composed of pure silver and sintered at a lower sintering temperature |
| US8508325B2 (en) * | 2010-12-06 | 2013-08-13 | Tdk Corporation | Chip varistor and chip varistor manufacturing method |
| KR101843190B1 (ko) * | 2011-08-31 | 2018-03-28 | 삼성전기주식회사 | 세라믹 전자부품 및 이의 제조방법 |
| KR101474065B1 (ko) * | 2012-09-27 | 2014-12-17 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
| CN104658727B (zh) * | 2013-11-22 | 2017-07-07 | 华中科技大学 | 一种贱金属内电极叠层片式ZnO压敏电阻器及其制备方法 |
| JP6060945B2 (ja) * | 2014-07-28 | 2017-01-18 | 株式会社村田製作所 | セラミック電子部品およびその製造方法 |
| CN106782956B (zh) * | 2016-09-29 | 2019-01-22 | 立昌先进科技股份有限公司 | 一种制备多层片式压敏电阻的方法及由其制得的压敏电阻 |
-
2016
- 2016-12-08 TW TW105140694A patent/TWI667667B/zh active
-
2017
- 2017-09-15 JP JP2017177987A patent/JP2018056559A/ja active Pending
- 2017-09-20 US US15/709,606 patent/US9947444B1/en active Active
- 2017-09-21 EP EP17192379.0A patent/EP3300087B1/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214501A (ja) * | 1988-07-01 | 1990-01-18 | Matsushita Electric Ind Co Ltd | 電圧非直線抵抗器 |
| JPH11233309A (ja) * | 1998-02-10 | 1999-08-27 | Murata Mfg Co Ltd | 積層バリスタ |
| JP2004152824A (ja) * | 2002-10-29 | 2004-05-27 | Tdk Corp | チップ状電子部品およびその製造方法 |
| JP2004303763A (ja) * | 2003-03-28 | 2004-10-28 | Tdk Corp | チップ状電子部品およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9947444B1 (en) | 2018-04-17 |
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