TWI667667B - 一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件 - Google Patents

一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件 Download PDF

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Abstract

一種多層貼片式變阻器的製法，在製程中，藉提高多層貼片式變阻器各面的表層阻抗，可以實現減薄多層貼片式變阻器的上蓋及下蓋的厚度以及減小內電極兩側的留邊寬度，從而可以實現增加內電極印次層數以及擴大單層內電極的通流面積，最終獲得提高多層貼片式變阻器通流面積的效果。

Description

一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件
本發明涉及一種多層貼片式變阻器的製法，尤指一種提高多層貼片式變阻器通流面積的製法及其製得的變阻器元件。
氧化鋅變阻器(ZnO-based varistor)具有優異的非歐姆特性，應用於電力或電路系統中，作為過電壓保護裝置使用，以保護電子元件避免遭受瞬間突波之危害。
隨著電子產品朝向微型化、薄型化、集成化和多功能化的發展，氧化鋅變阻器已發展到多層貼片式變阻器(下文，簡稱為MLV)。如圖1及圖2所示，習知MLV 10的結構，包含一陶瓷主體20，其內部設有呈交錯的內電極30，且該陶瓷主體20的兩端各設有一外電極40，與該陶瓷主體20內部的交錯內電極30構成電性連接。其中，所述陶瓷主體20構成三明治結構，由內電極30以外的下層陶瓷(下文，簡稱為下蓋)21、內電極30以內的內層陶瓷(下文，簡稱為內電極疊層)22及內電極30以外的上層陶瓷(下文，簡稱為上蓋)23共同疊合構成。
所述MLV 10的習知製法，是以積層技術(multilayer technology)製程製成，包括以下步驟：1.調製以氧化鋅(ZnO)顆粒為主要成分的陶瓷漿料(下文，簡稱為ZnO陶瓷漿料(slurry))；2.使用刮刀成形(tape casting)製法，將調製的ZnO陶瓷漿料刮成厚度約10~100μm的生胚薄帶(green tape)；3.堆疊數張生胚薄帶(green tape)，經壓合，製得厚度達到預定厚度(T)的下蓋21(或上蓋23)，例如堆疊厚度達200μm的下蓋21(或上蓋23)；4.對預製的下蓋21，以網版印刷印上內電極30；如圖1及圖2所示，內電極30的印刷方式，是內電極30只有一端連接到下蓋21的左端或右端，而內電極30的兩側，則與下蓋21的側面保持間隔一段距離(H)(下文，簡稱為內電極30的留邊寬度(H))；其中，所述內電極30的印刷面積，就是單層內電極30允許因為瞬態電壓產生的脈衝電流通過的面積(以下，簡稱為單層內電極30的通流面積)；內電極30的材料，可為鉑(Pt)、鈀(Pd)、金(Au)、銀(Ag)或鎳(Ni)、或以上任兩種金屬所組成的合金；5.按照二個內電極30之間的間距(G)(下文，簡稱為內電極間距(G))，對前步驟的下蓋21，堆疊一張以上(包括一張)的生胚薄帶(green tape)，直到堆疊的厚度達成預定的內電極間距(G)，再以網版印刷印上內電極30，此刻的內電極30和位於其下層的內電極30的相對位置，是形成交錯佈置(下文，簡稱為交錯的內電極30)，各自的一端，分別連接到仍處於堆疊中的MLV初胚的 左端或右端；6.按照內電極30的預定層數，重複堆疊生胚薄帶(green tape)達到內電極間距(G)的高度以及交錯印上內電極30的步驟，直到堆疊製成預定的內電極疊層22；7.將預製的上蓋23堆疊到內電極疊層22的上面，使上蓋23、內電極疊層22及下蓋21三者成為一體，經壓合後，製得MLV生胚；8.將MLV生胚放入燒結爐中燒結，燒結溫度約800~1000℃。燒結後，製得MLV熟胚；9.將MLV熟胚的兩端沾上外電極40，以600-950℃燒結後，即製成所述MLV 10；外電極40的材料，可為銀(Ag)、銅(Cu)或銀鈀合金。
這種MLV 10的缺點，在於其陶瓷主體20的下蓋21、內電極疊層22及上蓋23使用同質材料製作，三者的阻抗相同，導致其下蓋21(及上蓋23)的厚度(T)與內電極30的留邊寬度(H)，必須大於內電極間距(G)，也就是，需符合下列條件e~g才能正常工作：e.內電極間距(G)<下蓋21的厚度(T)；f.內電極間距(G)<上蓋23的厚度(T)；及g.內電極間距(G)<內電極30的留邊寬度(H)。
更具體而言，如圖2所示，所述MLV 10的下蓋21、內電極疊層22及上蓋23三者的阻抗相同，如果其內電極間距(G)的條件，是大於其下蓋21(及上蓋23)的厚度T與內電極30的 留邊寬度H，則電流不會按照正常通路從內電極疊層22的多層內電極30通過，也就是，如圖2的虛線區域B處所示，將從最上層(或最下層)的內電極30與外電極40之間的最近路徑通過，此時電流通過所述MLV 10的通流面積最小，當外加電壓稍大時，在圖2的虛線區域B處會被擊穿，造成所述MLV 10受到破壞。
據此，在MLV相同尺寸的前提下，習知MLV 10受限於需滿足上述條件e~g，將不能增加內電極30的印次層數，也不能增大單層內電極30的通流面積，更不能再提高多層貼片式變阻器的整體通流面積。
有鑑於此，本發明的主要目的在於提供一種提高多層貼片式變阻器通流面積的製法，在多層貼片式變阻器(MLV)保持相同尺寸的前提下，將多層貼片式變阻器的下蓋、上蓋和內電極的留邊寬度，採用高阻抗的材料製作，或採用低價的鹼金屬離子浸泡措施，來大幅提高該區域的阻抗，使得下蓋、上蓋的厚度和內電極的留邊寬度得以減薄，因此，在相同尺寸的前提下，多層貼片式變阻器(MLV)可以增加內電極的印次層數、增大單層內電極的通流面積和提高整體通流面積，使得多層貼片式變阻器(MLV)的性能獲得相應的提高。
本發明的另一主要目的在於提供一種多層貼片式變阻器元件，包含一陶瓷主體，其內部設有呈交錯的內電極，且該陶瓷主體的兩端各設有一外電極，與該陶瓷主體內部的交錯內電極構成電性連接，其中，所述陶瓷主體由一上蓋、一內電極疊層及一下 蓋構成三明治結構，且符合下列條件a~d：a.下蓋的厚度(t)為0.10~0.99倍的內電極間距；b.上蓋的厚度(t)為0.10~0.99倍的內電極間距；c.內電極的留邊寬度(h)為0.10~0.99倍的內電極間距；及d.下蓋、上蓋及內電極的留邊寬度(h)三者的阻抗大於內電極間距(g)的阻抗；本發明的提高多層貼片式變阻器通流面積的製法，在多層貼片式變阻器相同尺寸的前提下，具有以下有益效果：1.增加內電極的印次層數；2.增大單層內電極的通流面積；及3.提高多層貼片式變阻器的整體通流面積。
10、15‧‧‧積層型晶片變阻器元件
20‧‧‧陶瓷主體
21、24‧‧‧下蓋
22、25‧‧‧內電極疊層
23、26‧‧‧上蓋
30‧‧‧內電極
40‧‧‧外電極
B‧‧‧虛線區域
G、g‧‧‧內電極間距
H、h‧‧‧留邊寬度
T、t‧‧‧厚度
圖1為現有技術中的多層貼片式變阻器的局部剖面立體圖。
圖2為圖1的多層貼片式變阻器的剖面示意圖。
圖3為本發明的多層貼片式變阻器的局部剖面立體圖。
圖4為圖3的多層貼片式變阻器的剖面示意圖。
如圖3及圖4所示，本發明的多層貼片式變阻器15，包含一陶瓷主體20，其內部設有呈交錯的內電極30，且該陶瓷主體20的兩端各設有一外電極40，與該陶瓷主體20內部的交錯內電極30構成電性連接，其中，所述陶瓷主體20由一下蓋24、一內 電極疊層25及一上蓋26構成三明治結構，且符合下列條件a~d：a.下蓋的厚度(t)為0.10~0.99倍的內電極間距；b.上蓋的厚度(t)為0.10~0.99倍的內電極間距；c.內電極的留邊寬度(h)為0.10~0.99倍的內電極間距；及d.下蓋、上蓋及內電極三者的留邊寬度(h)的阻抗大於內電極間距(g)的阻抗；優選為符合下列條件k1~k4 k1.下蓋的厚度(t)為0.5~0.6倍的內電極間距；k2.上蓋的厚度(t)為0.5~0.6倍的內電極間距；k3.內電極的留邊寬度(h)為0.5~0.67倍的內電極間距；及k4.下蓋、上蓋及內電極三者的留邊寬度(h)的阻抗大於內電極間距(g)的阻抗。
本發明的多層貼片式變阻器15，有二種具體製法。其中，所述多層貼片式變阻器15的第一種製法，是將多層貼片式變阻器15的下蓋24、上蓋26和內電極30的留邊寬度(h)，採用阻抗高於內電極疊層25的材料製作，從而使得本發明的多層貼片式變阻器15符合上述限定條件a~d或k1~k4。
本發明的多層貼片式變阻器15的第二種製法，是對製程中製得的MLV熟胚，再施予高溫擴滲低價鹼金屬離子(以下，簡稱高溫擴滲低價離子製程)，例如，施予高溫擴滲1價鋰離子(Li+)，以提高所述多層貼片式變阻器15各面的表層阻抗。其中，所述鹼金屬離子選自鋰離子、鈉離子、鉀離子、銣離子、銫離子或鍅離子，優選為選自鋰離子、鈉離子或鉀離子。
純氧化鋅(ZnO)顆粒原為絕緣體，在燒結過程中，經過摻雜高價離子而形成半導體化，再獲得薄層高阻抗材料的包裹，進而具有壓敏特性。
相對地，本發明的多層貼片式變阻器15的陶瓷主體20，是在製程中經過燒結製得MLV熟胚後，再對MLV熟胚施予高溫擴滲低價離子製程，例如對MLV熟胚施予高溫擴滲1價的鹼金屬離子的處理後，可使原已摻雜高價離子而形成半導體化的氧化鋅(ZnO)顆粒因為低價鹼金屬離子的滲入而降低其半導化的程度，此結果，也相對地提高了此刻的氧化鋅(ZnO)顆粒的阻抗。
更具體而言，本發明的多層貼片式變阻器15的第二種製法，與習知MLV製法的差異，是在製程中，對已製得的MLV熟胚，再施予所述高溫擴滲低價離子製程；也就是，將製得的MLV熟胚浸泡入10~80%濃度(優選為40~80%濃度)的鹼金屬離子溶液中，浸泡時間為至少浸泡2分鐘，優選為浸泡2~60分鐘，更優選為浸泡5~20分鐘，甚至是浸泡10~12分鐘；烘乾後，在溫度介於700~900℃下，優選為介於800~900℃下，更優選為介於825~875℃下，進行高溫擴滲低價離子。
經過高溫擴滲低價離子製程後，所述MLV熟胚的下蓋24、上蓋26及內電極30的留邊寬度(h)的阻抗，不但都獲致提高的效果，尤其是，三者的阻抗也都高於MLV熟胚的內電極間距(g)的阻抗。這種MLV熟胚所具備的上述阻抗特性，不但突破了習知MLV製法的限制，也促成本發明的多層貼片式變阻器15的尺寸結構得以製成符合上述限定條件a~d或k1~k4。
因此，本發明的多層貼片式變阻器15的第二種製法，如圖3及圖4所示，包括以下步驟：1.調製ZnO陶瓷漿料(slurry)；2.將預製ZnO陶瓷漿料刮成10~100μm厚的生胚薄帶；3.堆疊數張預製生胚薄帶，再經過壓合製得達到預定厚度(t)的下蓋24(或上蓋26)；4.對預製的下蓋24印上內電極30，且內電極30需留下留邊寬度(h)；內電極30的材料，可為鉑(Pt)、鈀(Pd)、金(Au)、銀(Ag)或鎳(Ni)、或以上任兩種金屬所組成的合金；5.堆疊數張生胚薄帶，直到堆疊厚度達成預定的內電極間距(g)，再印上交錯的內電極30；6.按照內電極30的預定層數，重複堆疊內電極間距(g)以及印上交錯的內電極30的步驟，直到製成預定的內電極疊層25；7.將預製的上蓋26堆疊到內電極疊層25的上面，使下蓋24、內電極疊層25及上蓋26三者成為一體，經壓合後，製得MLV生胚；8.將MLV生胚放入燒結爐中燒結，燒結溫度介於800~1000℃，製得MLV熟胚；9.對前步驟製得的MLV熟胚施予高溫擴滲低價離子製程；也就是，將前步驟製得的MLV熟胚浸泡入10~80%濃度(優選為40~80%濃度)的鹼金屬離子溶液中，至少浸泡2分鐘，優選為浸泡2~60分鐘，更優選為浸泡5~20分鐘，甚至浸泡10~12分鐘；之後，經烘乾，在溫度介於700~900℃下，優選為800~900℃下， 更優選為825~875℃下，甚至在845~850℃下，對MLV熟胚進行高溫擴滲低價鹼金屬離子；10.對前步驟製得的MLV熟胚的兩端，沾上外電極40，以600-950℃燒結後，製成所述多層貼片式變阻器15；外電極40的材料，可為銀(Ag)、銅(Cu)或銀鈀合金。
本發明的多層貼片式變阻器15，是根據本發明教導的製法製成，在相同尺寸的前提下，其陶瓷主體20可以選擇將下蓋24及/或上蓋26的厚度減薄，以促進增加內電極30的印次層數；也可以選擇將內電極疊層25的內電極30的留邊寬度(h)減薄，以促進增大單層內電極30的通流面積；也可以同時選擇將下蓋24及/或上蓋26的厚度和內電極疊層25的內電極30的留邊寬度(h)一起減薄；因此，本發明的多層貼片式變阻器15，在相同尺寸的前提下，具有增加內電極30的印次層數和提高多層貼片式變阻器15的整體通流面積(即，單層內電極30的通流面積(被乘數)與內電極間距(g)的層數(乘數)的乘積)的優點，從而本發明的多層貼片式變阻器15的性能，可以獲得相應的提高。
以下，以實施例及比較例對本發明進行更具體的說明，但本發明的旨意則不受實施例所限制。各實施例及比較例製成的多層貼片式變阻器，是使用臺灣TTK(Think Technologies CO.,Ltd.)公司的突波吸收器測試儀器(型號MOV-168)進行物性評估。
實施例1~3及比較例1~3：
按照表1製作尺寸規格0805、1206及1210的多層貼片式變阻器為 樣品，其中，比較例1~3的多層貼片式變阻器樣品，依習知MLV製法製成；實施例1~3的多層貼片式變阻器樣品，依本發明的製法製成，與習知MLV製法的差異，是在製程中製得MLV熟胚後，規格為0805及1206的MLV熟胚，經過40%濃度的鋰離子溶液中浸泡15分鐘，經烘乾後，接著，在845℃下進行高溫擴滲低價離子製程；而規格為1210的MLV熟胚，經過80%濃度的鋰離子溶液中浸泡12分鐘，經烘乾後，接著，在850℃下進行高溫擴滲低價離子製程。
測試各個多層貼片式變阻器樣品的物性，結果如表2所示。
根據表2的結果，實施例1~3及比較例1~3的多層貼片式變阻器樣品，經過測試樣品兩端的外電極的基本電性，包括崩饋電壓，非線性係數及漏電流等，並沒有發生明顯變化；但，實施例1~3的多層貼片式變阻器樣品，在通流能力方面，卻顯然遠優於比較例1~3的多層貼片式變阻器樣品，此結果表明實施例1~3的多層貼片式變阻器樣品的陶瓷主體20的本體周邊阻抗增大。
也就是，根據表2的結果，可證明：1.在MLV熟胚樣品進行經高溫擴滲低價離子製程時，通過控制浸泡的鋰離子溶液濃度及浸泡時間，可以控制將低價鋰離子只擴散至MLV熟胚的下蓋24、上蓋26及內電極30的留邊寬度(h)區域之內，且對該區域之內的氧化鋅顆粒降低其半導化的程度，尤其是，低價鋰離子因為未擴散到達內電極疊層25的內電極間距(g)的區域，因此MLV熟胚的下蓋24、上蓋26及內電極30的留邊寬度(h)區域的阻抗都得以獲得提高，並且是高於內電極疊層25的內電極間距(g)區域的阻抗；2.此結果，同樣證明：依本發明的製法製成的多層貼片式變阻器，在相同尺寸規格下，可以實現減薄下蓋24及上蓋26的厚度、以及減小內電極30的留邊寬度(h)。
實施例4~6及比較例4~6：
取實施例1~3及比較例1~3製作的尺寸規格0805、1206及1210多層貼片式變阻器分別作為實施例4~6及比較例4~6的樣品。各 個樣品的內電極間距、下蓋厚度、上蓋厚度、內電極印次層數、單層內電極的通流面積及總通流面積，結果如表3所示。
根據表3的結果，實施例4~6的多層貼片式變阻器樣品，是依據本發明的製法製成，其陶瓷主體20的下蓋24、上蓋26及內電極30的留邊寬度(h)區域，除了其阻抗高於內電極疊層25的內電極間距(g)區域的阻抗外，還滿足下列條件k5~k7：k5.下蓋的厚度(t)為0.5~0.6倍的內電極間距；k6.上蓋的厚度(t)為0.5~0.6倍的內電極間距；及k7.內電極的留邊寬度(h)為0.53~0.67倍的內電極間距。
而且，根據表3的結果，在相同尺寸規格下，實施例4~6的多層貼片式變阻器樣品，內電極可以印次達到6~8層數， 總通流面積達14.5~70mm2，而比較例4~6的多層貼片式變阻器樣品，其內電極只有印次達到4~6層數，總通流面積只達5.85~27.5mm2。相較之下，實施例4~6的多層貼片式變阻器樣品，遠優於比較例4~6的多層貼片式變阻器樣品。
實施例7：
按照本發明的製法製作尺寸規格2220的多層貼片式變阻器樣品，其尺寸規格為5.70±0.2mm(長)×5.0±0.2mm(寬)×Max 2.5mm(高)，且內電極的印次層數達到10層。
測試樣品的內電極間距、下蓋厚度、上蓋厚度、內電極的留邊寬度、單層內電極的通流面積以及樣品的總通流面積，結果如表4所示。
根據表4的結果，實施例7的多層貼片式變阻器樣品，是依據本發明的製法製成，其陶瓷主體20的下蓋24、上蓋26 及內電極30的留邊寬度(h)區域，除了其阻抗高於內電極疊層25的內電極間距(g)區域的阻抗外，還滿足下列條件h1~h3：h1.下蓋的厚度(t)為0.5倍的內電極間距；h2.上蓋的厚度(t)為0.5倍的內電極間距；及h3.內電極的留邊寬度(h)為0.5倍的內電極間距。
實施例8~14：
按照表5製作尺寸規格0806、1206、1208、1210、1812、2220及3220的多層貼片式變阻器為樣品，且依本發明的製法製成；在製程中製得MLV熟胚後，各自按照表6的滲鋰條件，在介於15~70%濃度的鋰離子溶液中浸泡至少2分鐘，經烘乾後，接著，在750~850℃下進行高溫擴滲低價離子製程。
測試各個多層貼片式變阻器樣品的物性，結果如表6所示。
根據表6的結果，實施例8~14的多層貼片式變阻器樣品，是依據本發明的製法製成，其陶瓷主體20的下蓋24、上蓋26及內電極30的留邊寬度(h)區域，除了其阻抗高於內電極疊層25的內電極間距(g)區域的阻抗外，還滿足下列條件h4~h6： h4.下蓋的厚度(t)為0.2131~0.9375倍的內電極間距；h5.上蓋的厚度(t)為0.2131~0.9375倍的內電極間距；及h6.內電極的留邊寬度(h)為0.1182~0.9688倍的內電極間距。
而且，根據表6的結果，在相同尺寸規格下，實施例8~14的多層貼片式變阻器樣品，內電極可以印次達到2~20層數，總通流面積達1.85~441mm2。
結果：
根據實施例1~6及比較例4~6的比較，或根據實施例7~14的結果，以本發明的製法所製成的多層貼片式變阻器，在相同尺寸規格下，可以增加內電極的印次層數、增大單層內電極的通流面積及提高多層貼片式變阻器的整體通流面積，確實有助於提高多層貼片式變阻器的性能。

Claims (10)

  1. 一種提高多層貼片式變阻器通流面積的製法，其特徵在於，包括以下步驟：1)調製ZnO陶瓷漿料(slurry)；2)將預製ZnO陶瓷漿料刮成10~100μm厚的生胚薄帶；3)堆疊預製生胚薄帶，經壓合製得厚度達到預定厚度(t)的下蓋或上蓋；4)對預製的下蓋印上內電極，且內電極需留下留邊寬度(h)；5)堆疊預製生胚薄帶，直到堆疊厚度達成預定的內電極間距(g)，再印上交錯的內電極；6)按照內電極的預定印次層數，重複堆疊內電極間距(g)以及印上交錯的內電極的步驟，直到製成達到預定內電極層數的內電極疊層；且滿足下列條件：a.所述電極間距(g)大於所述下蓋及所述上蓋的厚度；b.所述電極間距(g)大於所述內電極的留邊寬度(h)；7)將預製的上蓋堆疊到內電極疊層的上面，使下蓋、內電極疊層及上蓋三者成為一體，經壓合後，製得多層貼片式變阻器(MLV)生胚；8)將MLV生胚放入燒結爐中燒結，燒結溫度介於800~1000℃，製得MLV熟胚；9)將前步驟製得的MLV熟胚放入10~80%濃度的低價鹼金屬離子溶液中，至少浸泡2分鐘；烘乾後，在溫度介於700~900℃下，使MLV熟胚獲致擴滲低價鹼金屬離子；10)對前步驟製得的MLV熟胚的兩端，沾上外電極，以600-950℃燒結後，製得所述多層貼片式變阻器。
  2. 如申請專利範圍第1項所述的製法，其中，步驟9)的鹼金屬離子溶液，選自鋰、鈉、鉀、銣、銫或鍅離子溶液。
  3. 如申請專利範圍第1項所述的製法，其中，所述內電極的材料，選自鉑、鈀、金、銀或鎳中的一種金屬或二種以上的金屬合金；所述外電極的材料，選自銀、銅或銀鈀合金。
  4. 如申請專利範圍第1項所述的製法，其中，步驟9)的MLV熟胚，是放入40~80%濃度的鹼金屬離子溶液中，至少浸泡2分鐘。
  5. 如申請專利範圍第1項至第4項中任一項所述的製法，其中，步驟9)的MLV熟胚，是在溫度介於800~900℃下放入鹼金屬離子溶液中，浸泡2~60分鐘。
  6. 如申請專利範圍第1項至第4項中任一項所述的製法，其中，步驟9)的MLV熟胚，是在溫度介於825~875℃下放入鹼金屬離子溶液中，浸泡5~20分鐘。
  7. 一種多層貼片式變阻器，使用申請專利範圍第1項的製法製得，包含一陶瓷主體，其內部設有呈交錯的內電極，且該陶瓷主體的兩端各設有一外電極，與該陶瓷主體內部的交錯內電極構成電性連接，其特徵在於，所述陶瓷主體由一下蓋、一內電極疊層及一下蓋構成三明治結構，且符合下列條件d1~d4：d1.下蓋的厚度(t)為0.10~0.99倍的內電極間距；；d2.上蓋的厚度(t)為0.10~0.99倍的內電極間距；d3.內電極的留邊寬度(h)為0.10~0.99倍的內電極間距；及 d4.下蓋、上蓋及內電極三者的留邊寬度(h)的阻抗大於內電極間距(g)的阻抗。
  8. 如申請專利範圍第7項所述的多層貼片式變阻器，其中，所述陶瓷主體符合下列條件d5~d8：d5.下蓋的厚度(t)為0.5~0.6倍的內電極間距；d6.上蓋的厚度(t)為0.5~0.6倍的內電極間距；d7.內電極的留邊寬度(h)為0.5~0.67倍的內電極間距；及d8.下蓋、上蓋及內電極三者的留邊寬度(h)的阻抗大於內電極間距(g)的阻抗。
  9. 如申請專利範圍第7項或第8項所述的多層貼片式變阻器，其中，所述陶瓷主體的內電極印次層數為2~25層數。
  10. 如申請專利範圍第7項或第8項所述的多層貼片式變阻器，其中，所述陶瓷主體的內電極印次層數為6~10層數。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020122299B3 (de) * 2020-08-26 2022-02-03 Tdk Electronics Ag Vielschichtvaristor und Verfahren zur Herstellung eines Vielschichtvaristors
CN112216452B (zh) * 2020-09-24 2022-05-10 深圳顺络电子股份有限公司 一种叠层片式压敏电阻及其制备方法
DE102022114552A1 (de) 2022-06-09 2023-12-14 Tdk Electronics Ag Verfahren zur Herstellung eines Vielschicht-Varistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246017A (ja) * 1996-03-07 1997-09-19 Tdk Corp 積層型チップバリスタ及びその製造方法
US20070229208A1 (en) * 2006-03-31 2007-10-04 Tdk Corporation Varistor body and varistor
US20090233112A1 (en) * 2008-03-13 2009-09-17 Shih-Kwan Liu Multilayer zinc oxide varistor
US20120135563A1 (en) * 2010-11-26 2012-05-31 Sfi Electronics Technology Inc. Process for producing multilayer chip zinc oxide varistor containing pure silver internal electrodes and firing at ultralow temperature
US20120139688A1 (en) * 2010-12-06 2012-06-07 Tdk Corporation Chip varistor and chip varistor manufacturing method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE8501077U1 (de) * 1985-01-17 1986-07-10 Siemens AG, 1000 Berlin und 8000 München Spannungsabhängiger elektrischer Widerstand (Varistor)
EP0189087B1 (de) * 1985-01-17 1988-06-22 Siemens Aktiengesellschaft Spannungsabhängiger elektrischer Widerstand (Varistor)
JPH0214501A (ja) * 1988-07-01 1990-01-18 Matsushita Electric Ind Co Ltd 電圧非直線抵抗器
US5973588A (en) * 1990-06-26 1999-10-26 Ecco Limited Multilayer varistor with pin receiving apertures
GB2242067B (en) * 1990-03-16 1994-05-04 Ecco Ltd Varistor configurations
JP3832071B2 (ja) * 1998-02-10 2006-10-11 株式会社村田製作所 積層バリスタ
JPH11273914A (ja) * 1998-03-26 1999-10-08 Murata Mfg Co Ltd 積層型バリスタ
JP4020816B2 (ja) * 2003-03-28 2007-12-12 Ｔｄｋ株式会社 チップ状電子部品およびその製造方法
JP3735756B2 (ja) * 2002-10-29 2006-01-18 Ｔｄｋ株式会社 チップ状電子部品およびその製造方法
US7724124B2 (en) * 2007-02-12 2010-05-25 Sfi Electronics Technology Inc. Ceramic material used for protection against electrical overstress and low-capacitance multilayer chip varistor using the same
JP2010073759A (ja) * 2008-09-16 2010-04-02 Tdk Corp 積層型チップバリスタ及び電子部品
KR101843190B1 (ko) * 2011-08-31 2018-03-28 삼성전기주식회사 세라믹 전자부품 및 이의 제조방법
KR101474065B1 (ko) * 2012-09-27 2014-12-17 삼성전기주식회사 적층 칩 전자부품, 그 실장 기판 및 포장체
CN104658727B (zh) * 2013-11-22 2017-07-07 华中科技大学 一种贱金属内电极叠层片式ZnO压敏电阻器及其制备方法
JP6060945B2 (ja) * 2014-07-28 2017-01-18 株式会社村田製作所 セラミック電子部品およびその製造方法
CN106782956B (zh) * 2016-09-29 2019-01-22 立昌先进科技股份有限公司 一种制备多层片式压敏电阻的方法及由其制得的压敏电阻

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246017A (ja) * 1996-03-07 1997-09-19 Tdk Corp 積層型チップバリスタ及びその製造方法
US20070229208A1 (en) * 2006-03-31 2007-10-04 Tdk Corporation Varistor body and varistor
US20090233112A1 (en) * 2008-03-13 2009-09-17 Shih-Kwan Liu Multilayer zinc oxide varistor
US20120135563A1 (en) * 2010-11-26 2012-05-31 Sfi Electronics Technology Inc. Process for producing multilayer chip zinc oxide varistor containing pure silver internal electrodes and firing at ultralow temperature
US20120139688A1 (en) * 2010-12-06 2012-06-07 Tdk Corporation Chip varistor and chip varistor manufacturing method

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