JPH10223409A - 積層チップバリスタ及びその製造方法 - Google Patents
積層チップバリスタ及びその製造方法Info
- Publication number
- JPH10223409A JPH10223409A JP9020426A JP2042697A JPH10223409A JP H10223409 A JPH10223409 A JP H10223409A JP 9020426 A JP9020426 A JP 9020426A JP 2042697 A JP2042697 A JP 2042697A JP H10223409 A JPH10223409 A JP H10223409A
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- layer
- electrode
- electrodes
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/28—Apparatus or processes specially adapted for manufacturing resistors adapted for applying terminals
- H01C17/281—Apparatus or processes specially adapted for manufacturing resistors adapted for applying terminals by thick film techniques
- H01C17/283—Precursor compositions therefor, e.g. pastes, inks, glass frits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C1/00—Details
- H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
- H01C1/142—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors the terminals or tapping points being coated on the resistive element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49082—Resistor making
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thermistors And Varistors (AREA)
- Non-Adjustable Resistors (AREA)
Abstract
(57)【要約】
【課題】端子電極にＮｉ膜やＳｎ膜を電気メッキすると
き、積層チップバリスタ素体にメッキ流れが生じないよ
うにすること。 【解決手段】バリスタ層１と内部電極２、２′が交互に
積層され、その最外層がバリスタ層１と同材質で構成さ
れ、その端部に内部電極２、２′と導通する端子電極
３、３′を有する積層チップバリスタにおいて、その素
体の表面粗さを、０．６０〜０．９０μｍに形成した。
き、積層チップバリスタ素体にメッキ流れが生じないよ
うにすること。 【解決手段】バリスタ層１と内部電極２、２′が交互に
積層され、その最外層がバリスタ層１と同材質で構成さ
れ、その端部に内部電極２、２′と導通する端子電極
３、３′を有する積層チップバリスタにおいて、その素
体の表面粗さを、０．６０〜０．９０μｍに形成した。
Description
【０００１】
【発明の属する技術分野】本発明はバリスタに係り、特
に積層チップバリスタの端子電極上にのみ均一なメッキ
を可能とした積層チップバリスタ及びその製造方法に関
する。
に積層チップバリスタの端子電極上にのみ均一なメッキ
を可能とした積層チップバリスタ及びその製造方法に関
する。
【０００２】
【従来の技術】近年電子機器の小型化がすすみ、例えば
ＩＣ等の小電圧で駆動している電気部品では異常電圧か
らこれを保護する必要があり、チップ型バリスタが一般
的に使用されている。
ＩＣ等の小電圧で駆動している電気部品では異常電圧か
らこれを保護する必要があり、チップ型バリスタが一般
的に使用されている。
【０００３】ところで、チップ部品では、端子電極とし
て銀が使用されているが、この銀外部電極はチップ部品
を半田付けするとき、この半田により侵されてしまうの
で、銀外部電極の上にニッケルメッキ等を施している。
又、半田付性を良好にするためにニッケルメッキ等の上
に更に錫又は錫−鉛のメッキが施されている。
て銀が使用されているが、この銀外部電極はチップ部品
を半田付けするとき、この半田により侵されてしまうの
で、銀外部電極の上にニッケルメッキ等を施している。
又、半田付性を良好にするためにニッケルメッキ等の上
に更に錫又は錫−鉛のメッキが施されている。
【０００４】しかるに積層チップバリスタを構成するバ
リスタ層はＺｎＯを主成分としているが、このＺｎＯは
半導体であるため、前記ニッケルメッキ及び錫又は錫−
鉛メッキ等を電解メッキで行うと、このバリスタ層より
なるセラミック部分もメッキされてしまうことになる。
リスタ層はＺｎＯを主成分としているが、このＺｎＯは
半導体であるため、前記ニッケルメッキ及び錫又は錫−
鉛メッキ等を電解メッキで行うと、このバリスタ層より
なるセラミック部分もメッキされてしまうことになる。
【０００５】これを防止するため、チップ型バリスタと
なるこのセラミック素子の表面にＳｉ、Ｂ、Ｂｉ、Ｐ
ｂ、Ｃａ等の酸化物からなるガラスをディップして高抵
抗層を形成するか、あるいはＳｉ、Ｆｅ、Ａｌ、Ｔｉ、
Ｓｂの酸化物を主成分とする混合物をセラミック素子の
表面に配して焼成し、高抵抗層を形成していた（特開平
８−３１６１６号公報、特開平８−１２４７２０号公
報、特開平８−１５３６０７号公報参照）。
なるこのセラミック素子の表面にＳｉ、Ｂ、Ｂｉ、Ｐ
ｂ、Ｃａ等の酸化物からなるガラスをディップして高抵
抗層を形成するか、あるいはＳｉ、Ｆｅ、Ａｌ、Ｔｉ、
Ｓｂの酸化物を主成分とする混合物をセラミック素子の
表面に配して焼成し、高抵抗層を形成していた（特開平
８−３１６１６号公報、特開平８−１２４７２０号公
報、特開平８−１５３６０７号公報参照）。
【０００６】
【発明が解決しようとする課題】しかしながら前記の如
きガラス塗布や表面酸化物処理工程は作業が繁雑であ
り、しかも必要部分以外の部分にもこれらガラス、表面
酸化物が付着することによる歩留まりの低下が生じ、コ
ストアップになるという問題がある。
きガラス塗布や表面酸化物処理工程は作業が繁雑であ
り、しかも必要部分以外の部分にもこれらガラス、表面
酸化物が付着することによる歩留まりの低下が生じ、コ
ストアップになるという問題がある。
【０００７】また、前記セラミック素子の表面に凹凸が
あると、突起部分に電界が集中し易くなってそこの部分
からメッキされて周囲の素子表面までに不所望のメッキ
が広がってゆくということがわかった。従って素子表面
の凹凸をなくし、平坦な面にすることにより不所望のメ
ッキ流れをなくすることが必要となる。
あると、突起部分に電界が集中し易くなってそこの部分
からメッキされて周囲の素子表面までに不所望のメッキ
が広がってゆくということがわかった。従って素子表面
の凹凸をなくし、平坦な面にすることにより不所望のメ
ッキ流れをなくすることが必要となる。
【０００８】それ故、本発明は、外部電極上にメッキす
る際に均一なメッキをすることができる積層チップバリ
スタを低コストで提供することを目的とする。
る際に均一なメッキをすることができる積層チップバリ
スタを低コストで提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の積層チップバリスタでは、バリスタ層と内
部電極が交互に積層され、その最外層がバリスタ層と同
材質で構成され、その端部に内部電極と導通する端子電
極を有する積層チップバリスタにおいて、その素体の表
面粗さ（Ｒ）を０．６０〜０．９０μｍに形成したもの
である。
め、本発明の積層チップバリスタでは、バリスタ層と内
部電極が交互に積層され、その最外層がバリスタ層と同
材質で構成され、その端部に内部電極と導通する端子電
極を有する積層チップバリスタにおいて、その素体の表
面粗さ（Ｒ）を０．６０〜０．９０μｍに形成したもの
である。
【００１０】このように、積層チップバリスタの素体表
面の粗さ（Ｒ）を０．６０〜０．９０μｍにすることに
より端子電極を電解メッキして第２の電極、第３の電極
を形成するとき、端子電極の電解メッキ時の突起部分に
おける電界集中を防ぎ、メッキ流れのない、端子電極上
のみに均一なメッキ膜を形成することができる。しかも
これよりも凹凸を小さくするときに発生する、今度は端
子電極における電気メッキが不可能となることも克服で
きる。
面の粗さ（Ｒ）を０．６０〜０．９０μｍにすることに
より端子電極を電解メッキして第２の電極、第３の電極
を形成するとき、端子電極の電解メッキ時の突起部分に
おける電界集中を防ぎ、メッキ流れのない、端子電極上
のみに均一なメッキ膜を形成することができる。しかも
これよりも凹凸を小さくするときに発生する、今度は端
子電極における電気メッキが不可能となることも克服で
きる。
【００１１】
【発明の実施の形態】本発明の一実施の形態を図１に基
づき詳細に説明する。図１は本発明の積層チップバリス
タの内部構造を示す断面図である。図１において、１は
バリスタ層、２、２′は内部電極、３、３′は端子電
極、３−１、３−１′は第１電極、３−２、３−２′は
Ｎｉ膜、３−３、３−３′はＳｎ膜、４、４′は保護層
である。
づき詳細に説明する。図１は本発明の積層チップバリス
タの内部構造を示す断面図である。図１において、１は
バリスタ層、２、２′は内部電極、３、３′は端子電
極、３−１、３−１′は第１電極、３−２、３−２′は
Ｎｉ膜、３−３、３−３′はＳｎ膜、４、４′は保護層
である。
【００１２】バリスタ層１は後述するように、酸化亜鉛
ＺｎＯを主成分とするものであり、その端子部には互い
に異なる端子電極３、３′と接続されている内部電極
２、２′が形成されている。なお内部電極、２、２′は
パラジウムペーストを印刷し、バリスタ素体と同時焼成
するものである。
ＺｎＯを主成分とするものであり、その端子部には互い
に異なる端子電極３、３′と接続されている内部電極
２、２′が形成されている。なお内部電極、２、２′は
パラジウムペーストを印刷し、バリスタ素体と同時焼成
するものである。
【００１３】端子電極３は、銀ペーストを焼付けること
により構成された第一電極３−１と、この第１電極３−
１が半田により侵されないために電解メッキされたＮｉ
層３−２と、半田付け性能を向上するために電解メッキ
されたＳｎ層３−３により構成される。
により構成された第一電極３−１と、この第１電極３−
１が半田により侵されないために電解メッキされたＮｉ
層３−２と、半田付け性能を向上するために電解メッキ
されたＳｎ層３−３により構成される。
【００１４】端子電極３′も端子電極３と同様に、第１
電極３−１′、Ｎｉ層３−２′、Ｓｎ層３−３′により
構成される。またバリスタ層１と同材質の保護層４、
４′がその最外層に設けられている。
電極３−１′、Ｎｉ層３−２′、Ｓｎ層３−３′により
構成される。またバリスタ層１と同材質の保護層４、
４′がその最外層に設けられている。
【００１５】そして端子電極３、３′を除いたバリスタ
素体の表面粗さが、後述する理由により、０．６０〜
０．９０μｍの範囲になるように構成される。本発明の
第２の実施の形態を図２により説明する。
素体の表面粗さが、後述する理由により、０．６０〜
０．９０μｍの範囲になるように構成される。本発明の
第２の実施の形態を図２により説明する。
【００１６】図１では、バリスタ層１を１つ具備した例
を示すものであるが、図２では２つのバリスタ層１、１
が具備されている場合を示す。端子電極３、３′及び保
護層４、４′は図１の例と同様に構成される。
を示すものであるが、図２では２つのバリスタ層１、１
が具備されている場合を示す。端子電極３、３′及び保
護層４、４′は図１の例と同様に構成される。
【００１７】本発明はバリスタ層１の数は図１、図２に
示すものに限定されるものではなく、その用途に応じて
適宜選択できるものである。次に本発明の積層チップバ
リスタの一製造方法について説明する。
示すものに限定されるものではなく、その用途に応じて
適宜選択できるものである。次に本発明の積層チップバ
リスタの一製造方法について説明する。
【００１８】まずバリスタ層１を構成するために、その
主成分の酸化亜鉛（ＺｎＯ）９８．１７ｗｔ％に対し
て、酸化コバルト（ＣｏＯ）１．２ｗｔ％、酸化プラセ
オジウム（Ｐｒ6 Ｏ11）０．５ｗｔ％、炭酸カルシウム
（ＣａＣＯ3 ）０．１ｗｔ％、酸化ケイ素（ＳｉＯ2 ）
０．０３ｗｔ％の割合になるように出発原料を秤量し
た。
主成分の酸化亜鉛（ＺｎＯ）９８．１７ｗｔ％に対し
て、酸化コバルト（ＣｏＯ）１．２ｗｔ％、酸化プラセ
オジウム（Ｐｒ6 Ｏ11）０．５ｗｔ％、炭酸カルシウム
（ＣａＣＯ3 ）０．１ｗｔ％、酸化ケイ素（ＳｉＯ2 ）
０．０３ｗｔ％の割合になるように出発原料を秤量し
た。
【００１９】この粉体に有機バインダ、有機溶剤、有機
可塑剤を加え、ボールミルで２０時間混合・粉砕を行っ
てスラリーを作製した。このスラリーをドクターブレー
ド法によってＰＥＴ（ポリエチレンテレフタレート）製
ベースフィルム上に３０μｍの厚さのグリーンシートを
作製した。次いでこのベースフィルムからグリーンシー
トを剥離して所定の形状に切断した。
可塑剤を加え、ボールミルで２０時間混合・粉砕を行っ
てスラリーを作製した。このスラリーをドクターブレー
ド法によってＰＥＴ（ポリエチレンテレフタレート）製
ベースフィルム上に３０μｍの厚さのグリーンシートを
作製した。次いでこのベースフィルムからグリーンシー
トを剥離して所定の形状に切断した。
【００２０】それから切断したグリーンシートを複数枚
重ねて保護層４とし、その後バリスタ層１と内部電極
２、２′を積層した。このとき、内部電極２、２′の材
料にはパラジウムペーストを用い、スクリーン印刷にて
所望の形状になるように印刷し、乾燥後その上にバリス
タ層１を積層した。このようにして所望の数のバリスタ
層と所望の形状の電極とを積層した後、保護層４′を積
層し、これらを加熱、圧着した後、所定の形状になるよ
うに切断してグリーンチップとした。
重ねて保護層４とし、その後バリスタ層１と内部電極
２、２′を積層した。このとき、内部電極２、２′の材
料にはパラジウムペーストを用い、スクリーン印刷にて
所望の形状になるように印刷し、乾燥後その上にバリス
タ層１を積層した。このようにして所望の数のバリスタ
層と所望の形状の電極とを積層した後、保護層４′を積
層し、これらを加熱、圧着した後、所定の形状になるよ
うに切断してグリーンチップとした。
【００２１】このグリーンチップを３５０℃で２時間の
条件で脱バインダーを行った後に、１２５０℃で２時間
空気中で焼成して焼結体を得た。次いで、この焼結体を
遠心バレルに入れ、セラミックボールやガラスボールの
如き、研磨用メディア、砥石粉末の如き研磨剤と、水を
入れ、これらを一緒に回転して、３０分、１時間、２時
間、４時間及び７時間それぞれ研磨した。
条件で脱バインダーを行った後に、１２５０℃で２時間
空気中で焼成して焼結体を得た。次いで、この焼結体を
遠心バレルに入れ、セラミックボールやガラスボールの
如き、研磨用メディア、砥石粉末の如き研磨剤と、水を
入れ、これらを一緒に回転して、３０分、１時間、２時
間、４時間及び７時間それぞれ研磨した。
【００２２】そして、これら各時間回転研磨した焼結体
のバリスタ素体の表面粗さを表面粗さ計で測定したとこ
ろ、バレル研磨後の素地の表面粗さ（Ｒ）は、それぞ
れ、 １．１８μｍ（３０分間） ０．９０μｍ（ １時間） ０．７６μｍ（ ２時間） ０．６０μｍ（ ４時間） ０．５３μｍ（ ７時間） であった。なお、バレル研磨をしない焼結体のバリスタ
素体の表面粗さは、３．２０μｍであった。そして表面
粗さ計は、株式会社東京精密製サーフコム５７０Ａを使
用した。またこれらの数値は、いずれもサンプル数が１
０個の平均値である。
のバリスタ素体の表面粗さを表面粗さ計で測定したとこ
ろ、バレル研磨後の素地の表面粗さ（Ｒ）は、それぞ
れ、 １．１８μｍ（３０分間） ０．９０μｍ（ １時間） ０．７６μｍ（ ２時間） ０．６０μｍ（ ４時間） ０．５３μｍ（ ７時間） であった。なお、バレル研磨をしない焼結体のバリスタ
素体の表面粗さは、３．２０μｍであった。そして表面
粗さ計は、株式会社東京精密製サーフコム５７０Ａを使
用した。またこれらの数値は、いずれもサンプル数が１
０個の平均値である。
【００２３】次に前記バレル研磨をしないバリスタ素
体、３０分間バレル研磨したバリスタ素体、１時間バレ
ル研磨したバリスタ素体、２時間バレル研磨したバリス
タ素体、４時間バレル研磨したバリスタ素体及び７時間
バレル研磨したバリスタ素体の各々に対して、その両端
部にＡｇを主体とした電極ペーストを塗布し、８００℃
で焼き付けして第１電極３−１、３−１′を形成した。
体、３０分間バレル研磨したバリスタ素体、１時間バレ
ル研磨したバリスタ素体、２時間バレル研磨したバリス
タ素体、４時間バレル研磨したバリスタ素体及び７時間
バレル研磨したバリスタ素体の各々に対して、その両端
部にＡｇを主体とした電極ペーストを塗布し、８００℃
で焼き付けして第１電極３−１、３−１′を形成した。
【００２４】そしてこの第１電極３−１、３−１′の表
面に２Ａの電流により３０分で電解Ｎｉメッキを行い、
第２の電極であるＮｉ膜３−２、３−２′を形成し、更
にその上に０．６Ａの電流により３０分で電解Ｓｎメッ
キを行い、第３の電極であるＳｎ膜３−３、３−３′を
形成した。
面に２Ａの電流により３０分で電解Ｎｉメッキを行い、
第２の電極であるＮｉ膜３−２、３−２′を形成し、更
にその上に０．６Ａの電流により３０分で電解Ｓｎメッ
キを行い、第３の電極であるＳｎ膜３−３、３−３′を
形成した。
【００２５】なおＮｉメッキは、第１電極を構成するＡ
ｇが半田により喰われることを防止するためのものであ
り、Ｓｎメッキは半田付性を良好にするためのものであ
る。なおＳｎのみでなくＳｎ−Ｐｂを用いてもよい。
ｇが半田により喰われることを防止するためのものであ
り、Ｓｎメッキは半田付性を良好にするためのものであ
る。なおＳｎのみでなくＳｎ−Ｐｂを用いてもよい。
【００２６】このようにして、得られたバリスタの断面
から、各電解メッキにより形成されたＮｉ膜３−２、３
−２′の厚みは、１．０μｍ、Ｓｎ膜３−３、３−３′
の厚みは２．５μｍであることがわかった。これらの数
値は、いずれもサンプル数が１０個の平均値である。
から、各電解メッキにより形成されたＮｉ膜３−２、３
−２′の厚みは、１．０μｍ、Ｓｎ膜３−３、３−３′
の厚みは２．５μｍであることがわかった。これらの数
値は、いずれもサンプル数が１０個の平均値である。
【００２７】次に、これらのメッキの状態を調べた結果
を表１に示す。表１はそれぞれサンプル数が１０００個
の例を示す。
を表１に示す。表１はそれぞれサンプル数が１０００個
の例を示す。
【００２８】
【表１】
【００２９】表１において、試料Ｎｏ．１はバレル研磨
なしのものであり、バリスタ素体の表面の粗さ（Ｒ）が
３．２μｍの場合である。試料Ｎｏ．１では、この大き
な粗さのため突起部分に電界が集中してその部分から電
解メッキされて、第一電極の周囲以外の不所望なバリス
タ素体表面にまでメッキが行われるメッキ流れがすべて
のサンプルについて発生していた。
なしのものであり、バリスタ素体の表面の粗さ（Ｒ）が
３．２μｍの場合である。試料Ｎｏ．１では、この大き
な粗さのため突起部分に電界が集中してその部分から電
解メッキされて、第一電極の周囲以外の不所望なバリス
タ素体表面にまでメッキが行われるメッキ流れがすべて
のサンプルについて発生していた。
【００３０】試料Ｎｏ．２はバレル研磨時間が３０分で
あり、表面の粗さが１．１８μｍの場合である。表面粗
さが試料Ｎｏ．１よりも小さいため、メッキ流れの発生
は少し改善されたが、それでもサンプルの６８％につい
てメッキ流れによる不良が発生した。
あり、表面の粗さが１．１８μｍの場合である。表面粗
さが試料Ｎｏ．１よりも小さいため、メッキ流れの発生
は少し改善されたが、それでもサンプルの６８％につい
てメッキ流れによる不良が発生した。
【００３１】試料Ｎｏ．３はバレル研磨時間が１時間で
あり、バリスタ素体の表面の粗さが０．９０μｍの場合
である。表面粗さが試料Ｎｏ．１、Ｎｏ．２に比較して
小さく、メッキ流れによる不良率は０であった。
あり、バリスタ素体の表面の粗さが０．９０μｍの場合
である。表面粗さが試料Ｎｏ．１、Ｎｏ．２に比較して
小さく、メッキ流れによる不良率は０であった。
【００３２】試料Ｎｏ．４はバレル研磨時間が２時間で
あり、バリスタ素体の表面の粗さが０．７６μｍの場合
である。メッキ流れによる不良率は０であった。試料Ｎ
ｏ．５はバレル研磨時間が４時間であり、バリスタ素体
の表面の粗さが０．６０μｍの場合である。メッキ流れ
による不良率は０であった。
あり、バリスタ素体の表面の粗さが０．７６μｍの場合
である。メッキ流れによる不良率は０であった。試料Ｎ
ｏ．５はバレル研磨時間が４時間であり、バリスタ素体
の表面の粗さが０．６０μｍの場合である。メッキ流れ
による不良率は０であった。
【００３３】試料Ｎｏ．６はバレル研磨時間が７時間で
あり、バリスタ素体の表面の粗さが０．５３μｍの場合
である。この場合は、Ａｇを主体とした電極ペーストを
塗布して焼付けた第１電極３−１、３−１′の密着性が
悪く、電解メッキによるＮｉ膜３−２、３−２′の形成
中にこの第１電極３−１、３−１′がバリスタ素地より
剥がれ、正常なＮｉ膜３−２、３−２′及びＳｎ膜３−
３、３−３′を形成することができなかった。
あり、バリスタ素体の表面の粗さが０．５３μｍの場合
である。この場合は、Ａｇを主体とした電極ペーストを
塗布して焼付けた第１電極３−１、３−１′の密着性が
悪く、電解メッキによるＮｉ膜３−２、３−２′の形成
中にこの第１電極３−１、３−１′がバリスタ素地より
剥がれ、正常なＮｉ膜３−２、３−２′及びＳｎ膜３−
３、３−３′を形成することができなかった。
【００３４】したがって、メッキ流れを０％にするため
にバリスタ素体の表面粗さが０．６０〜０．９０μｍで
ある必要がある。なおこのうち、０．７６〜０．９０μ
ｍの範囲がバレル研磨時間が短く生産効率上さらに好ま
しい。
にバリスタ素体の表面粗さが０．６０〜０．９０μｍで
ある必要がある。なおこのうち、０．７６〜０．９０μ
ｍの範囲がバレル研磨時間が短く生産効率上さらに好ま
しい。
【００３５】
【発明の効果】本発明によれば積層チップバリスタの素
体の表面粗さを０．６０〜０．９０μｍにすることによ
り、電気メッキでのメッキ流れのない、歩留まりのよ
い、低コスト、高信頼性の積層チップバリスタを提供す
ることができる。
体の表面粗さを０．６０〜０．９０μｍにすることによ
り、電気メッキでのメッキ流れのない、歩留まりのよ
い、低コスト、高信頼性の積層チップバリスタを提供す
ることができる。
【００３６】また銀を主成分とした第１の端子電極を焼
付により構成し、その上に銀が半田に喰われることを防
止するＮｉの如き材料の第２の電極と、半田付性を良好
にするＳｎまたはＳｎ−Ｐｂの如き第３の電極を電気メ
ッキで形成したので、半田を使用しても第１の端子電極
が半田により喰われることなく、しかも半田付性の良好
な端子電極を構成することができる。
付により構成し、その上に銀が半田に喰われることを防
止するＮｉの如き材料の第２の電極と、半田付性を良好
にするＳｎまたはＳｎ−Ｐｂの如き第３の電極を電気メ
ッキで形成したので、半田を使用しても第１の端子電極
が半田により喰われることなく、しかも半田付性の良好
な端子電極を構成することができる。
【００３７】さらに遠心バレルにより積層チップバリス
タの焼結体を研磨することにより、非常に簡単な方法に
よりその表面の粗さを０．６０〜０．９０μｍにするこ
とができ、電気メッキのときにメッキ流れのない、歩留
まりのよい、低コスト、高信頼性の積層チップバリスタ
を製造することができる。
タの焼結体を研磨することにより、非常に簡単な方法に
よりその表面の粗さを０．６０〜０．９０μｍにするこ
とができ、電気メッキのときにメッキ流れのない、歩留
まりのよい、低コスト、高信頼性の積層チップバリスタ
を製造することができる。
【図１】本発明の一実施の形態を示す。
【図２】本発明の第二の実施の形態を示す。
１ バリスタ層 ２ 内部電極 ３、３′ 端子電極 ３−１ 第１電極 ３−１′ 第１電極 ３−２ Ｎｉ層 ３−２′ Ｎｉ層 ３−３ Ｓｎ層 ３−３′ Ｓｎ層 ４、４′ 保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今野 正彦 東京都中央区日本橋一丁目13番１号 ティ −ディ−ケイ株式会社内 (72)発明者 松岡 大 東京都中央区日本橋一丁目13番１号 ティ −ディ−ケイ株式会社内
Claims (3)
- 【請求項１】バリスタ層と内部電極が交互に積層され、
その最外層がバリスタ層と同材質で構成され、その端部
に内部電極と導通する端子電極を有する積層チップバリ
スタにおいて、 その素体の表面粗さを０．６０〜０．９０μｍに形成し
たことを特徴とする積層チップバリスタ。 - 【請求項２】積層チップバリスタの端部に内部電極と導
通する銀を主成分とした焼き付けにより形成する第１の
端子電極を有し、 さらにこの第１の端子電極上にこの第１の端子電極が半
田に喰われることを防止する第２の電極と、半田付性を
良好にする第３の電極を電気メッキで形成したことを特
徴とする請求項１記載の積層チップバリスタ。 - 【請求項３】バリスタ層と内部電極が交互に積層された
積層チップバリスタの焼結体と、この焼結体を研磨する
研磨用メディアと、研磨剤と、水とをいれた遠心バレル
で前記積層チップバリスタの焼結体を研磨し、この焼結
体の表面粗さを０．６０〜０．９０μｍにしたことを特
徴とする積層チップバリスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02042697A JP3254399B2 (ja) | 1997-02-03 | 1997-02-03 | 積層チップバリスタ及びその製造方法 |
| US09/017,229 US5994995A (en) | 1997-02-03 | 1998-02-02 | Laminated chip varistor and production method thereof |
| EP98101745A EP0858085B1 (en) | 1997-02-03 | 1998-02-02 | Laminated chip varistor and production method thereof |
| DE69830091T DE69830091T2 (de) | 1997-02-03 | 1998-02-02 | Chip-Vielschichtlaminat-Varistor und Verfahren zu seiner Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02042697A JP3254399B2 (ja) | 1997-02-03 | 1997-02-03 | 積層チップバリスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223409A true JPH10223409A (ja) | 1998-08-21 |
| JP3254399B2 JP3254399B2 (ja) | 2002-02-04 |
Family
ID=12026720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02042697A Expired - Lifetime JP3254399B2 (ja) | 1997-02-03 | 1997-02-03 | 積層チップバリスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5994995A (ja) |
| EP (1) | EP0858085B1 (ja) |
| JP (1) | JP3254399B2 (ja) |
| DE (1) | DE69830091T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111219A (ja) * | 2000-09-27 | 2002-04-12 | Kyocera Corp | 電気素子内蔵型配線基板およびその製造方法 |
| JP2012227214A (ja) * | 2011-04-15 | 2012-11-15 | Taiyo Yuden Co Ltd | チップ状電子部品 |
| CN110504043A (zh) * | 2019-08-16 | 2019-11-26 | 宁夏中色新材料有限公司 | 一种环保型氧化锌压敏电阻用电极银浆及其制备方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11176691A (ja) * | 1997-12-16 | 1999-07-02 | Taiyo Yuden Co Ltd | 積層チップ電子部品の製造方法 |
| US6704997B1 (en) * | 1998-11-30 | 2004-03-16 | Murata Manufacturing Co., Ltd. | Method of producing organic thermistor devices |
| JP2001028303A (ja) * | 1999-07-15 | 2001-01-30 | Toshiba Corp | 電圧非直線抵抗体ユニットおよび避雷器ユニット |
| JP3555563B2 (ja) * | 1999-08-27 | 2004-08-18 | 株式会社村田製作所 | 積層チップバリスタの製造方法および積層チップバリスタ |
| KR100476158B1 (ko) * | 2000-12-11 | 2005-03-15 | 주식회사 아모텍 | 글래스 코팅막을 갖는 세라믹 칩 소자 및 그의 제조방법 |
| US20050180091A1 (en) * | 2004-01-13 | 2005-08-18 | Avx Corporation | High current feedthru device |
| US7167352B2 (en) * | 2004-06-10 | 2007-01-23 | Tdk Corporation | Multilayer chip varistor |
| DE102006060432A1 (de) * | 2006-12-20 | 2008-06-26 | Epcos Ag | Elektrisches Bauelement sowie Außenkontakt eines elektrischen Bauelements |
| JP4893371B2 (ja) * | 2007-03-02 | 2012-03-07 | Ｔｄｋ株式会社 | バリスタ素子 |
| JP5163097B2 (ja) * | 2007-12-20 | 2013-03-13 | Ｔｄｋ株式会社 | バリスタ |
| JP4492737B2 (ja) * | 2008-06-16 | 2010-06-30 | 株式会社村田製作所 | 電子部品 |
| US8584348B2 (en) * | 2011-03-05 | 2013-11-19 | Weis Innovations | Method of making a surface coated electronic ceramic component |
| CN104658727B (zh) * | 2013-11-22 | 2017-07-07 | 华中科技大学 | 一种贱金属内电极叠层片式ZnO压敏电阻器及其制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280616A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Materials Corp | チップ型積層セラミックコンデンサ及びその製造方法 |
| JPH06112085A (ja) * | 1991-05-29 | 1994-04-22 | Kyocera Corp | 積層セラミックコンデンサ及びその製造方法 |
| JPH05326215A (ja) * | 1992-05-27 | 1993-12-10 | Meidensha Corp | 電圧非直線型抵抗体の製造方法 |
| US5339068A (en) * | 1992-12-18 | 1994-08-16 | Mitsubishi Materials Corp. | Conductive chip-type ceramic element and method of manufacture thereof |
-
1997
- 1997-02-03 JP JP02042697A patent/JP3254399B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-02 DE DE69830091T patent/DE69830091T2/de not_active Expired - Lifetime
- 1998-02-02 US US09/017,229 patent/US5994995A/en not_active Expired - Lifetime
- 1998-02-02 EP EP98101745A patent/EP0858085B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111219A (ja) * | 2000-09-27 | 2002-04-12 | Kyocera Corp | 電気素子内蔵型配線基板およびその製造方法 |
| JP4610067B2 (ja) * | 2000-09-27 | 2011-01-12 | 京セラ株式会社 | 電気素子内蔵型配線基板の製造方法 |
| JP2012227214A (ja) * | 2011-04-15 | 2012-11-15 | Taiyo Yuden Co Ltd | チップ状電子部品 |
| CN110504043A (zh) * | 2019-08-16 | 2019-11-26 | 宁夏中色新材料有限公司 | 一种环保型氧化锌压敏电阻用电极银浆及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5994995A (en) | 1999-11-30 |
| EP0858085A1 (en) | 1998-08-12 |
| DE69830091D1 (de) | 2005-06-16 |
| EP0858085B1 (en) | 2005-05-11 |
| DE69830091T2 (de) | 2005-11-17 |
| JP3254399B2 (ja) | 2002-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3254399B2 (ja) | 積層チップバリスタ及びその製造方法 | |
| JP6904383B2 (ja) | 積層電子部品およびその実装構造 | |
| JP3497840B2 (ja) | ガラスコーティング膜を有するチップバリスタの製造方法 | |
| JPH03173402A (ja) | チップバリスタ | |
| KR20040038782A (ko) | 칩 형상 전자 부품 및 그 제조 방법 | |
| JPH0696907A (ja) | チップバリスタの製造方法 | |
| JP3008567B2 (ja) | チップ型バリスタ | |
| JP4111340B2 (ja) | チップ型電子部品 | |
| JP3147134B2 (ja) | チップ型サーミスタ及びその製造方法 | |
| JP2002164257A (ja) | 積層セラミック電子部品 | |
| JP4715000B2 (ja) | チップ型電子部品の製造方法 | |
| JPH08203769A (ja) | セラミック電子部品 | |
| JPS62122103A (ja) | 積層型チツプバリスタの製造方法 | |
| JPH08181029A (ja) | 電子部品の製造方法 | |
| JP3259137B2 (ja) | 積層型チップバリスタの製造方法 | |
| JPH08236306A (ja) | チップ型サーミスタとその製造方法 | |
| JP2008270391A (ja) | 積層型チップバリスタおよびその製造方法 | |
| JP4710654B2 (ja) | 積層型チップバリスタの製造方法 | |
| JP2007273820A (ja) | バリスタ素体及びバリスタ | |
| JP3747254B2 (ja) | 表面実装型積層チップバリスタの製造方法 | |
| JP3148026B2 (ja) | サーミスタ及びその製造方法 | |
| JP2002252105A (ja) | 積層チップ型バリスタ | |
| JPH10208970A (ja) | 積層セラミックコンデンサ | |
| JP2003289001A (ja) | 厚膜電子部品 | |
| JP3079872B2 (ja) | 積層セラミック素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |