KR20230098986A - 적층형 커패시터 - Google Patents

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KR20230098986A
KR20230098986A KR1020210188006A KR20210188006A KR20230098986A KR 20230098986 A KR20230098986 A KR 20230098986A KR 1020210188006 A KR1020210188006 A KR 1020210188006A KR 20210188006 A KR20210188006 A KR 20210188006A KR 20230098986 A KR20230098986 A KR 20230098986A
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조수정
이대희
김효진
이종호
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되며 제1 도전성 금속을 포함하는 복수의 내부 전극을 포함하는 바디 및 상기 바디의 외측에 배치되며 제2 도전성 금속을 포함하는 외부 전극을 포함하며, 상기 복수의 내부 전극 중 상기 제1 및 제2 도전성 금속의 합금 영역을 포함하는 것의 개수 비율은 40 내지 80%인 적층형 커패시터를 제공한다.

Description

적층형 커패시터{MULTILAYERED CAPACITOR}
본 발명은 적층형 커패시터에 관한 것이다.
적층형 커패시터(Multilayered Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 전자 제품 등과 같이　고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층형 커패시터 역시　고신뢰성이 요구된다. 이러한 적층형 커패시터의 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 및 외부에서의 수분 침투 등이 있다.
이러한 문제점을 해결하기 위해 종래에는 내부 전극과 외부 전극 사이의 니켈(Ni)-구리(Cu) 합금영역을 형성함으로써 내부 전극과 외부 전극 간의 결합력을 향상시켜 수분 및 도금액 침투를 방지하는 적층형 커패시터가 개발되어 왔다.
그러나, 적층형 커패시터의 외부 전극으로부터 내부 전극으로의　확산이 과도하게 발생하게 되면 내부 전극의 부피 팽창으로 인하여 방사 크랙이 발생하고 발생된 크랙으로 인한 휨강도 저하 및 크랙을 통한 도금액 침투이 발생하는 문제점이 여전히 존재한다.
한국공개특허공보 제10-2017-0009777호
본 발명의 여러 목적 중 하나는 적층형 커패시터의 내습 신뢰성 및 고온 IR 특성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극과 외부 전극 간의 결합력을 향상시켜 외부에서의 수분 및 도금액 침투를 방지하기 위함이다.
본 발명의 여러 목적 중 하나는 과도한 합금 형성으로 인한 크랙 발생을 방지하는 것이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되며 제1 도전성 금속을 포함하는 복수의 내부 전극을 포함하는 바디 및 상기 바디의 외측에 배치되며 제2 도전성 금속을 포함하는 외부 전극을 포함하며, 상기 복수의 내부 전극 중 상기 제1 및 제2 도전성 금속의 합금 영역을 포함하는 것의 개수 비율은 40 내지 80%인 적층형 커패시터를 제공한다.
본 발명의 여러 효과 중 하나는 적층형 커패시터의 내습 신뢰성 및 고온 IR 특성을 향상시키는 것이다.
본 발명의 여러 효과 중 하나는 내부 전극과 외부 전극 간의 결합력을 향상시켜 외부에서의 수분 및 도금액 침투를 방지하는 것이다.
본 발명의 여러 효과 중 하나는 과도한 합금 형성으로 인한 크랙 발생을 방지하는 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'단면도이다.
도 3은 도 2의 A 영역을 확대한 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 내부 전극을 나타내는 모식도이다.
도 5는 도 1의 제2 방향 및 제3 방향 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 6은 도 1의 제2 방향 및 제3 방향 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 7a은 본 발명의 일 실시형태에 따른 적층형 커패시터의 단면을 주사전자현미경(SEM; Scanning Electron Microscope)으로 촬영한 이미지이다.
도 7b는 도 7a의 이미지를 EPMA(Electron Probe Micro Analysis)을 통해 구리(Cu)의 검출 강도를 측정한 이미지이다.
도 8은 크랙(crack)이 발생한 비교예를 촬영한 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'단면도이다.
도 3은 도 2의 A 영역을 확대한 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 내부 전극을 나타내는 모식도이다.
도 5는 도 1의 제2 방향 및 제3 방향 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다.
도 6은 도 1의 제2 방향 및 제3 방향 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다.
이하, 도면을 참조하여, 본 발명의 일 실시형태에 따른 적층형 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 커패시터(100)는 유전체층(111) 및 상기 유전체층을 사이에 두고 적층되며 제1 도전성 금속을 포함하는 복수의 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디의 외측에 배치되며 제2 도전성 금속을 포함하는 외부 전극(131, 141);을 포함하며, 상기 복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율은 40 내지 80%일 수 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 재료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1층의 두께는 소성 후 0.1 내지 10μm 가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하며 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 제1 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상부 및 하부 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 용량 형성부의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다. 상부 및 하부 커버부(112, 113)는 각각 25μm 이하의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
유전체층(111) 및 커버부(112, 113)는 티탄산바륨(BaTiO3) 등의 세라믹 분말을 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린시트를 마련하고, 상기 복수 개의 세라믹 그린시트를 적층하고 소성함으로써 형성될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 제1 내부 전극(121)과 제2 내부 전극(122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3,4)을 통해 번갈아 노출될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다. 따라서, 제1 내부 전극(121)은 제3 면(3)에서 제1 외부 전극(131)과 접속되고, 제2 내부 전극(122)은 제4 면(4)에서 제2 외부 전극(141)과 접속될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0μm의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)에 포함되는 제1 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 보다 바람직하게는 니켈(Ni)을 포함할 수 있다.
내부 전극(121, 122)은 고용량을 가지는 적층형 커패시터(100)를 구현하기 위해 400층 이상 적층될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)은 세라믹 그린시트 상에 소정의 두께로 제1 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄하여 형성할 수 있다. 내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 141)은 바디(110) 외측에 배치되며 제2 도전성 금속을 포함할 수 있다. 이때, 외부 전극(131, 141)에 포함되는 제2 도전성 금속은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 및 이들의 합금 중 하나 이상일 수 있으며, 보다 바람직하게는 구리(Cu)를 포함할 수 있다.
외부 전극(131, 141)은 바디(110)의 제3 면에 배치되는 제1 외부 전극(131) 및 바디(110)의 제4 면에 배치되는 제2 외부 전극(141)을 포함할 수 있으며, 제1 및 제2 외부 전극(131, 141)은 바디(110)의 제1 면 및 제2 면(1, 2)의 일부까지 각각 연장되어 배치될 수 있고, 바디(110)의 제5 면 및 제6 면(5, 6)의 일부까지 각각 연장되어 배치될 수 있다.
외부 전극(131, 141)은 예를 들어, 바디(110)의 제3 면 및 제4 면(3, 4)을 상기 제2 도전성 금속 및 유리를 포함하는 외부 전극용 도전성 페이스트에 디핑(Dipping)한 후 소성함으로써 형성될 수 있다. 이에 따라, 외부 전극(131, 141)은 제2 도전성 금속 및 유리를 포함하는 소성 전극일 수 있다.
본 발명의 일 실시형태에 따르면, 복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율은 40 내지 80%일 수 있다. 이때, 합금 영역(121a, 122a)은 내부 전극(121, 122)에서 외부 전극(131, 141)과 접속되는 단부에 형성될 수 있다.
합금 영역(121a, 122a)은 상기 제2 도전성 금속이 내부 전극(121, 122) 측으로 확산된 영역일 수 있으며, 구체적으로 외부 전극용 도전성 페이스트를 바디(110)에 도포하고 소성하는 과정에서 상기 제2 도전성 금속이 내부 전극(121, 122)측으로 확산됨으로써 형성될 수 있다.
예를 들어, 상기 제1 도전성 금속이 니켈(Ni)을 포함하고, 상기 제2 도전성 금속이 구리(Cu)를 포함하는 경우, 외부 전극(131, 141)의 소성 과정에서 구리(Cu)가 내부 전극(121, 122) 측으로 확산될 수 있다. 이때, 합금 영역(121a, 122a)은 Ni-Cu 합금을 포함할 수 있다.
이때, 복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 40 내지 80%를 만족함으로써 내부 전극(121, 122)과 외부 전극(131, 141) 간의 결합력을 향상시켜 외부 수분 및 도금액 침투를 방지할 수 있다.
합금 영역(121a, 122a)은 내부 전극(121, 122)과 외부 전극(131, 141) 사이의 계면을 강하게 결합시킬 수 있다. 이에 따라, 내부 전극(121, 122)과 외부 전극(131, 141) 사이의 계면으로 외부 수분 및 도금액이 침투하는 것을 방지할 수 있다. 이로써, 적층형 커패시터(100)의 내습 신뢰성 및 고온 절연 저항(IR) 특성이 향상될 수 있다.
또한, 합금 영역(121a, 122a)을 포함하는 내부 전극(121, 122)의 개수 비율을 조절함으로써 내부 전극(121, 122)의 부피 팽창에 의한 방사 크랙 및 브릿지(bridge) 크랙 발생을 방지할 수 있다. 이에 따라, 크랙을 통해 외부 수분 및 도금액이 침투하는 것을 방지할 수 있다.
복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 40% 미만인 경우, 내부 전극(121, 122)과 외부 전극(131, 141) 간의 결합력이 저하될 수 있다. 이에 따라, 내부 전극(121, 122)과 외부 전극(131, 141) 사이의 계면으로부터 외부 수분 및 도금액 침투가 발생하여 적층형 커패시터(100)의 신뢰성 및 고온 IR 특성이 저하될 수 있다.
복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 80%를 초과인 경우, 합금 영역(121a, 12a) 형성에 의해 부피가 팽창된 내부 전극(121, 122)의 개수가 과도하여 바디(110)에 방사 크랙이 발생할 수 있다. 예를 들어, 상기 제1 도전성 금속이 니켈(Ni)이고, 상기 제2 도전성 금속이 구리(Cu)인 경우, 구리(Cu)의 확산 속도가 니켈(Ni)보다 빨라 내부 전극(121, 122)의 부피가 팽창할 수 있다. 이에 따라, 내부 응력이 작용하여 바디(110)에 방사 크랙이 발생할 수 있다. 또한, 내부 전극(121, 122)의 적층 방향을 따라 복수의 내부 전극(121, 122)에 걸쳐 발생하는 브릿지(bridge) 크랙이 발생할 수 있다. 이에 따라, 크랙을 통해 외부 수분이 침투할 수 있으며, 적층형 커패시터(100)의 휨강도 및 신뢰성이 저하될 수 있다.
후술할 바와 같이, 복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율은 SEM-EPMA에 의해 측정될 수 있다.
합금 영역(121a, 122a)을 포함하는 내부 전극(121, 122)의 개수는 소성 온도를 적절히 설정함으로써 조절할 수 있다. 소성 온도가 지나치게 낮을 경우, 복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 40% 미만일 수 있다. 또한, 소성 온도가 지나치게 높을 경우, 복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 80%를 초과할 수 있다.
예를 들어, 소성 온도는 600 내지 700℃일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 내부 전극(121, 122) 및 외부 전극(131, 141)의 조성과 소성 시간에 따라 적절히 조절될 수 있다.
본 발명의 일 실시예에서, 합금 영역(121a, 122a)의 EPMA에 의한 상기 제2 도전성 금속 검출 강도는 외부 전극(131, 141)의 EPMA에 의한 상기 제2 도전성 금속 검출 강도의 40% 이상일 수 있다. 이때, 합금 영역(121a, 122a)의 상기 제2 도전성 금속 검출 강도는 내부 전극(121, 122)과 외부 전극(131, 141)과의 계면으로부터 내부 전극(121, 122) 측으로 3μm 이내의 영역에서 측정된 것일 수 있다.
상기 제2 도전성 금속의 검출 강도는, 예를 들어, 적층형 커패시터(100)의 제1 방향 및 제2 방향 단면에서 SEM-EPMA(Scanning Electron Microscope-Electron Probe Micro Analyzer)에 의해 측정될 수 있다. 상기 제2 도전성 금속의 검출 강도가 높을수록 분석 지점에 포함된 상기 제2 도전성 금속 비율이 높은 것을 의미할 수 있다.
합금 영역(121a, 122a)의 상기 제2 도전성 금속 검출 강도가 외부 전극(131, 141)의 상기 제2 도전성 금속 검출 강도의 40% 이상인 경우, 합금 영역(121a, 122a)에 제2 도전성 금속이 충분히 확산됨으로써 내부 전극(121, 122)과 외부 전극(131, 141) 간의 결합력이 향상될 수 있다.
이와 반대로, 합금 영역(121a, 122a)의 상기 제2 도전성 금속 검출 강도가 외부 전극(131, 141)의 상기 제2 도전성 금속 검출 강도의 40% 미만인 경우, 내부 전극(121, 122)과 외부 전극(131, 141) 간의 결합력이 저하될 수 있다.
이때, 합금 영역(121a, 122a)의 EPMA에 의한 상기 제2 도전성 금속 검출 강도는 다수의 분석 지점에서 측정된 값 중 최대 값을 의미할 수 있으며, 이와 달리 다수의 값을 평균한 값일 수도 있다. 또한, 외부 전극(131, 141)의 EPMA 분석에 의한 상기 제2 도전성 금속 검출 강도는 다수의 분석 지점에서 측정된 값 중 최대 값을 의미할 수 있다.
본 발명의 일 실시예에서, 합금 영역(121a, 122a) 중 외부 전극(131, 141)과 접속되는 일단은 타단보다 상기 제2 도전성 금속의 비율이 높을 수 있다. 상기 일단 및 타단의 제2 도전성 금속의 비율은 SEM-EPMA에 의해 측정될 수 있다. 예를 들어, 적층형 커패시터(100)의 제1 방향 및 제2 방향 단면을 SEM-EPMA를 통해 상기 제2 도전성 금속의 검출 강도를 비교함으로써 측정될 수 있다.
외부 전극(131, 141)과 접속되는 일단이 타단보다 상기 제2 도전성 금속의 비율이 높음으로써 내부 전극(121, 122)과 외부 전극(131, 141)간의 결합력이 향상될 수 있으며, 이에 따라 내습 신뢰성 및 고온 IR 특성이 향상될 수 있다.
본 발명의 일 실시예에서, 복수의 내부 전극(121, 122) 중 적어도 두 개는 합금 영역(121a, 122a)의 길이가 서로 다를 수 있다. 여기서 길이란, 제2 방향으로의 길이를 의미한다.
합금 영역(121a, 122a)의 길이는, 도 3과 같이, 적층형 커패시터(100)의 제1 방향 및 제2 방향 단면에서의 길이를 의미할 수 있다. 또한, 합금 영역(121a, 122a)의 길이는, 도 4와 같이, 제2 방향 및 제3 방향 단면에서 합금 영역(121a, 122a)의 길이의 최대 값을 의미할 수도 있다.
합금 영역(121a, 122a)의 길이는 적층형 커패시터(100)의 제1 방향 및 제2 방향 단면, 또는 제2 방향 및 제3 방향 단면을 SEM-EPMA를 통해 분석함으로써 측정될 수 있다.
본 발명의 일 실시예에서, 외부 전극(131, 141) 상에 배치되는 도금층(132, 133, 142, 143)을 포함할 수 있다. 즉, 제1 외부 전극(131) 상에 제1 도금층(132, 133)이 배치될 수 있고, 제2 외부 전극(141) 상에 제2 도금층(142, 143)이 형성될 수 있다.
도금층(132, 133, 142, 143)은 적층형 커패시터(100)의 실장 특성을 향상시키는 역할을 수행한다. 도금층(132, 133, 142, 143)은 Ni, Sn, Cu, Pd 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 복수의 층으로 이루어질 수도 있다.
본 발명의 일 실시예에서, 도금층(132, 133, 142, 143)은 외부 전극(131, 141) 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층(132, 142) 및 주석(Sn) 도금층(133, 143)을 포함할 수 있다. 즉, 제1 외부 전극(131) 상에 제1 니켈 도금층(132) 및 제1 주석 도금층(133)이 순서대로 형성될 수 있으며, 제2 외부 전극(141) 상에 제2 니켈 도금층(142) 및 제2 주석 도금층(143)이 순서대로 형성될 수 있다.
니켈 도금층(132, 142)은 적층형 커패시터(100)를 실장할 때, 솔더(solder)의 용해를 방지하는 역할을 할 수 있다. 또한, 니켈 도금층(132, 142) 상에 형성된 주석 도금층(133, 143)은 적층형 커패시터(100)를 실장할 때 솔더의 젖음성을 양호하게 하는 역할을 할 수 있다.
니켈 도금층(132, 142) 및 주석 도금층(133, 143)은 스퍼터 또는 전해 도금(Electric Deposition)에 의해 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예
복수의 내부 전극(121, 122) 중 상기 제1 및 제2 도전성 금속의 합금 영역을 포함하는 것의 개수 비율에 따른 적층형 커패시터(100)의 신뢰성 및 크랙 발생 여부를 평가하여 표 1에 기재하였다. 여기서 제1 도전성 금속은 니켈(Ni), 제2 도전성 금속은 구리(Cu)로 하여 적층형 커패시터(100)를 제조하였다.
도 7a은 본 발명의 일 실시형태에 따른 적층형 커패시터의 단면을 주사전자현미경(SEM; Scanning Electron Microscope)으로 촬영한 이미지이다. 보다 구체적으로는 적층형 커패시터(100)의 제1 방향 및 제2 방향 단면에서, 제1 방향으로의 길이×제2 방향으로의 길이= 80μm×30μm 영역에 내부 전극(121, 122)과 외부 전극(131, 141)의 계면의 일부가 포함되도록 촬영하였다.
도 7b는 도 7a의 이미지를 EPMA(Electron Probe Micro Analysis)을 통해 구리(Cu)의 검출 강도를 측정한 이미지이다. 구리(Cu)의 검출 강도가 높을수록 해당 영역이 진하게 나타나며, 이에 따라 도 7b의 상단에 도시된 외부 전극(131, 141)은 구리(Cu)의 검출 강도가 높아 해당 영역이 진하게 나타난 것을 확인할 수 있다. 추가적으로, 도 7b의 하단에 도시된 내부 전극(121, 122)은 구리(Cu)의 검출 강도가 나타나지 않아 흑색으로 나타난 것을 확인할 수 있다.
또한, 내부 전극(121, 122)에서 외부 전극(131, 141)과 접속되는 단부의 구리(Cu) 검출 강도가 나타난 것을 통해 외부 전극(131, 141)과 접속되는 단부에 니켈(Ni)-구리(Cu) 합금 영역(121a, 122a)이 형성된 것을 확인할 수 있다. 추가적으로, 복수의 내부 전극(121, 122) 중 구리(Cu)의 검출 강도가 나타나지 않는 내부 전극(121, 122)이 존재하는 것을 확인할 수 있다.
이후, 내부 전극(121, 122)과 외부 전극(131, 141)과의 계면으로부터 3μm 이내의 영역에서 EPMA을 통해 구리(Cu)의 검출 강도를 측정하였다. 이때, 상기 영역에 구리(Cu) 검출 강도가 외부 전극(131, 141)에서의 구리(Cu) 검출 강도의 최대 값의 40% 이상인 경우, 합금 영역(121a, 122a)이 형성된 것으로 판단하였다. 즉, 상기 영역에 구리(Cu) 검출 강도가 외부 전극(131, 141)에서의 구리(Cu) 검출 강도의 최대 값의 40% 미만인 경우, 합금 영역(121a, 122a)이 형성되지 않은 것으로 판단하였다.
이후, 도 7b에서 전체 내부 전극(121, 122)의 개수와 합금 영역(121a, 122a)이 형성된 내부 전극(121, 122)의 개수를 측정해 그 비율을 측정하였으며, 각 시료마다 측정된 개수 비율을 도 1에 기재하였다.
적층형 커패시터(100)의 신뢰성 평가는 고온 IR을 측정함으로써 수행하였다. 85℃, 상대습도 85% 조건하에 10V의 전압을 인가한 후, 고온 IR 열화 정도에 따라 적층형 커패시터(100)의 신뢰성을 평가하였다. 이때, 각 시료 번호마다 400개의 샘플의 고온 IR을 측정하였으며, IR 값이 108 이상인 경우는 정상으로, 106 미만인 경우에는 불량으로 판단하여 각 시료 번호마다 발생한 불량 개수를 측정하였다.
크랙 발생 여부는 제조된 각 시료의 제1 방향 및 제2 방향 단면을 SEM-EPMA을 통해 분석한 후 방사 크랙 및 브릿지 크랙의 발생 여부를 관찰하였다. 이때, 모든 샘플에서 크랙이 발생하지 않은 경우는 정상(○), 크랙이 발생한 경우에는 불량(×)으로 판단하였다.
시료 번호 개수 비율(%) 신뢰성 평가(열화율) 크랙 발생
1* 15 6/400 X
2* 24 7/400 X
3* 29 5/400 X
4* 34 4/400 X
5* 37 3/400 X
6 40 0/400 X
7 68 0/400 X
8 69 0/400 X
9 77 0/400 X
10* 81 9/400 ○
11* 85 11/400 ○
12* 100 17/400 ○
*는 비교예
비교예 1* 내지 5*의 경우, 복수의 내부 전극(121, 122) 중 Ni-Cu 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 40% 미만이었다. 이에 따라, 샘플 중 IR 열화가 발생한 불량이 발생하여 적층형 커패시터(100)의 신뢰성이 저하되는 것을 확인할 수 있었다. 이는 합금 영역(121a, 122a)의 개수 비율이 충분하지 못해 내부 전극(121, 122)과 외부 전극(131, 141)간의 결합력이 저하되고, 외부 수분이 침투하여 IR 열화가 발생하기 때문이다.
비교예 10* 내지 12*의 경우, 복수의 내부 전극(121, 122) 중 Ni-Cu 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 80%를 초과하였다. 이에 따라, 각 샘플에 방사 크랙 또는 브릿지 크랙이 발생하는 것을 확인할 수 있었다. 비교예 10* 내지 12*의 경우, 내부 전극(121, 122)의 과도한 부피 팽창으로 인해 크랙이 발생하고, 이를 통해 외부 수분 등이 침투하여 IR 열화가 발생하는 것을 확인할 수 있었다.
도 8은 크랙(crack)이 발생한 비교예를 촬영한 이미지이다. 도 8을 참조하면, 내부 전극(121, 122)의 적층 방향을 따라 복수의 내부 전극(121, 122)에 걸쳐서 브릿지(bridge) 크랙이 발생한 것을 확인할 수 있다. 이는 합금 영역(121a, 122a)의 개수 비율이 과도해 내부 전극(121, 122)의 부피 팽창에 따라 내부 응력이 작용하기 때문이다.
반면, 실시예 6 내지 9는 복수의 내부 전극(121, 122) 중 Ni-Cu 합금 영역(121a, 122a)을 포함하는 것의 개수 비율이 40 내지 80%를 만족함으로써 신뢰성이 우수한 것을 확인할 수 있으며, 크랙이 발생하지 않는 것을 확인할 수 있었다.
추가적으로, 도 7b를 참조하면, 합금 영역(121a, 122a) 중 외부 전극(131, 141)과 접속되는 일단의 구리(Cu) 검출 강도가 타단보다 높은 것을 통해 외부 전극(131, 141)과 접속되는 일단은 타단보다 구리(Cu)의 비율이 높은 것을 확인할 수 있다. 또한, 도 7b를 참조하면, 구리(Cu)의 검출 강도가 나타난 영역의 두께가 외부 전극(131, 141)과의 계면 멀어질수록 얇아지는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 바디
111: 유전체층
112: 상부 커버부
113: 하부 커버부
121: 제1 내부 전극
122: 제2 내부 전극
121a: 제1 합금 영역
122a: 제2 합금 영역
131: 제1 외부 전극
141: 제2 외부 전극
132, 133: 제1 도금층
142, 143: 제2 도금층
132: 제1 니켈 도금층
142: 제2 니켈 도금층
133: 제1 주석 도금층
143: 제2 주석 도금층

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 적층되며 제1 도전성 금속을 포함하는 복수의 내부 전극을 포함하는 바디; 및
    상기 바디의 외측에 배치되며 제2 도전성 금속을 포함하는 외부 전극;을 포함하며,
    상기 복수의 내부 전극 중 상기 제1 및 제2 도전성 금속의 합금 영역을 포함하는 것의 개수 비율은 40 내지 80%인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 합금 영역은 상기 내부 전극에서 상기 외부 전극과 접속되는 단부에 형성된 적층형 커패시터.
  3. 제1항에 있어서,
    상기 합금 영역의 EPMA에 의한 상기 제2 도전성 금속 검출 강도는 상기 외부 전극의 EPMA에 의한 상기 제2 도전성 금속 검출 강도의 40% 이상인 적층형 커패시터.
  4. 제3항에 있어서,
    상기 합금 영역의 제2 도전성 금속 검출 강도는 상기 내부 전극과 상기 외부 전극과의 계면으로부터 상기 내부 전극 측으로 3μm 이내의 영역에서 측정된 것인 적층형 커패시터.
  5. 제1항에 있어서,
    상기 합금 영역은 상기 제2 도전성 금속이 상기 내부 전극 측으로 확산된 영역인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 합금 영역 중 상기 외부 전극과 접속되는 일단은 타단보다 상기 제2 도전성 금속의 비율이 높은 적층형 커패시터.
  7. 제1항에 있어서,
    상기 복수의 내부 전극 중 적어도 두 개는 상기 합금 영역의 길이가 서로 다른 적층형 커패시터.
  8. 제1항에 있어서,
    상기 제1 도전성 금속은 니켈(Ni)을 포함하는 적층형 커패시터.
  9. 제1항에 있어서,
    상기 제2 도전성 금속은 구리(Cu)룰 포함하는 적층형 커패시터.
  10. 제1항에 있어서,
    상기 합금 영역은 Ni-Cu 합금을 포함하는 적층형 커패시터.
  11. 제1항에 있어서,
    상기 외부 전극 상에 배치되는 도금층을 포함하는 적층형 커패시터.
  12. 제12항에 있어서,
    상기 도금층은 상기 외부 전극 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층 및 주석(Sn) 도금층을 포함하는 적층형 커패시터.

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