KR20230103410A - 적층 세라믹 전자부품 - Google Patents
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Abstract
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되며 제1 금속을 포함하는 복수의 내부 전극을 포함하는 바디 및 상기 바디의 외측에 배치되며 제2 금속을 포함하는 외부 전극을 포함하며, 상기 복수의 내부 전극 중 적어도 일부는 상기 제1 및 제2 금속을 포함하는 코어-쉘 영역을 포함하고, 상기 코어-쉘 영역의 코어부 및 쉘부는 상기 제2 금속의 평균 함량이 서로 다른 적층 세라믹 전자부품을 제공한다.
Description
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품(MULTILAYER CERAMIC ELECTRONIC COMPONENT) 중 적층 세라믹 커패시터(MULTILAYER CERAMIC CAPACITOR)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 고신뢰성을 요구하는 분야들의 많은 전자 제품의 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다. 이러한 적층형 커패시터의 고신뢰성에서 문제가 되는 요소는 도금공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 및 외부에서의 수분 침투 등이 있다.
이러한 문제점을 해결하기 위해 종래에는 내부 전극 중 외부 전극과 접속되는 단부에 니켈(Ni)-구리(Cu) 합금영역을 형성함으로써 내부 전극과 외부 전극 간의 결합력을 향상시켜 수분 및 도금액 침투를 방지하는 적층 세라믹 커패시터가 개발되어 왔다.
그러나, 합금 영역이 과도하게 형성되는 경우, 내부 전극의 부피 팽창으로 인하여 방사 크랙이 발생하고 발생된 크랙으로 인한 휨강도 저하 및 크랙을 통한 수분 침투가 발생하는 문제점이 여전히 존재한다. 이에 따라, 내부 전극의 과도한 부피 팽창을 방지하면서도 내습 신뢰성이 향상된 적층 세라믹 커패시터의 개발이 필요하다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 내습 신뢰성 및 고온 IR 특성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극과 외부 전극 간의 결합력을 향상시켜 외부에서의 수분 및 도금액 침투를 방지하기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극에 과도한 합금 형성으로 인한 크랙 발생을 방지하는 것이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층되며 제1 금속을 포함하는 복수의 내부 전극을 포함하는 바디 및 상기 바디의 외측에 배치되며 제2 금속을 포함하는 외부 전극을 포함하며, 상기 복수의 내부 전극 중 적어도 일부는 상기 제1 및 제2 금속을 포함하는 코어-쉘 영역을 포함하고, 상기 코어-쉘 영역의 코어부 및 쉘부는 상기 제2 금속의 평균 함량이 서로 다른 적층 세라믹 전자부품을 제공한다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 내습 신뢰성 및 고온 IR 특성을 향상시키는 것이다.
본 발명의 여러 효과 중 하나는 내부 전극과 외부 전극 간의 결합력을 향상시켜 외부에서의 수분 및 도금액 침투를 방지하는 것이다.
본 발명의 여러 효과 중 하나는 내부 전극에 과도한 합금 형성으로 인한 크랙 발생을 방지하는 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 도시한 사시도다.
도 2는 적층 세라믹 전자부품의 바디를 개략적으로 도시한 사시도다.
도 3은 도 1의 Ⅰ-Ⅰ' 절단 단면을 개략적으로 도시한 단면도다.
도 4는 도 1의 Ⅱ-Ⅱ' 절단 단면을 개략적으로 도시한 단면도다.
도 5는 도 3의 B 영역을 확대한 확대도다.
도 6은 내부 전극의 코어-쉘 영역을 개략적으로 도시한 것이다.
도 7은 외부 전극과 접속되는 영역의 내부 전극을 STEM-EDS(Scanning transmission electron microscopy-Energy dispersive x-ray spectroscopy) 분석한 이미지다.
도 8은 도 7의 코어-쉘 영역을 점선 방향으로 분석하여 구리(Cu)의 검출량을 나타내는 EDS line profile 분석 결과를 나타내는 그래프다.
도 9는 도 7의 합금 영역을 점선 방향으로 분석하여 구리(Cu)의 검출량을 나타내는 EDS line profile 분석 결과를 나타내는 그래프다.
도 10은 실시예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다.
도 11은 비교예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다.
도 2는 적층 세라믹 전자부품의 바디를 개략적으로 도시한 사시도다.
도 3은 도 1의 Ⅰ-Ⅰ' 절단 단면을 개략적으로 도시한 단면도다.
도 4는 도 1의 Ⅱ-Ⅱ' 절단 단면을 개략적으로 도시한 단면도다.
도 5는 도 3의 B 영역을 확대한 확대도다.
도 6은 내부 전극의 코어-쉘 영역을 개략적으로 도시한 것이다.
도 7은 외부 전극과 접속되는 영역의 내부 전극을 STEM-EDS(Scanning transmission electron microscopy-Energy dispersive x-ray spectroscopy) 분석한 이미지다.
도 8은 도 7의 코어-쉘 영역을 점선 방향으로 분석하여 구리(Cu)의 검출량을 나타내는 EDS line profile 분석 결과를 나타내는 그래프다.
도 9는 도 7의 합금 영역을 점선 방향으로 분석하여 구리(Cu)의 검출량을 나타내는 EDS line profile 분석 결과를 나타내는 그래프다.
도 10은 실시예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다.
도 11은 비교예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 길이(L) 방향, 제2 방향은 두께(T) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 도시한 사시도다.
도 2는 적층 세라믹 전자부품의 바디를 개략적으로 도시한 사시도다.
도 3은 도 1의 Ⅰ-Ⅰ' 절단 단면을 개략적으로 도시한 단면도다.
도 4는 도 1의 Ⅱ-Ⅱ' 절단 단면을 개략적으로 도시한 단면도다.
도 5는 도 3의 B 영역을 확대한 확대도다.
도 6은 내부 전극의 코어-쉘 영역을 개략적으로 도시한 것이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 유전체층(111)을 사이에 두고 적층되며 제1 금속을 포함하는 복수의 내부 전극(121, 122)을 포함하는 바디(110) 및 바디(110)의 외측에 배치되며 제2 금속을 포함하는 외부 전극(131, 132)을 포함하며, 복수의 내부 전극(121, 122) 중 적어도 일부는 상기 제1 및 제2 금속을 포함하는 코어-쉘 영역(12)을 포함하고, 코어-쉘 영역(12)의 코어부(12a) 및 쉘부(12b)는 상기 제2 금속의 평균 함량이 서로 다를 수 있다.
상술한 바와 같이, 적층 세라믹 전자부품의 내습 신뢰성을 향상 시키기 위해 내부 전극 중 외부 전극과 접속되는 단부에 합금 영역이 형성되는 경우, 내부 전극의 부피 팽창으로 인해 방사 크랙이 발생하고, 발생된 크랙을 통해 외부 수분이 침투할 수 있다.
반면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은, 복수의 내부 전극(121, 122) 중 적어도 일부가 상기 제1 및 제2 금속을 포함하는 코어-쉘 영역(12)을 포함함으로써 적층 세라믹 전자부품(100)의 내습 신뢰성을 향상시키는 한편, 내부 전극(121, 122)의 부피 팽창으로 인한 방사 크랙을 방지할 수 있다.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1면 및 제2면(1, 2), 상기 제1면 및 제2면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3면 및 제4면(3, 4), 제1면 내지 제4면(1, 2, 3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5면 및 제6면(5, 6)을 가질 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다. 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)은 세라믹 분말, 유기 용제 및 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으나, 예를 들어, 티탄산바륨계(BaTiO3) 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 유전체층(111)의 두께는 바디(110)의 크기와 용량을 고려하여 10μm 이하일 수 있으며, 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.6μm 이하, 보다 바람직하게는 0.4μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
여기서 유전체층(111)의 두께는 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. 유전체층(111)의 평균 두께는 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 유전체층(111)의 다수의 지점, 예를 들면 제1 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 유전체층(111)으로 확장하여 평균값을 측정하면, 유전체층(111)의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(Ac)와 용량 형성부(Ac)의 상부에 배치되는 제1 커버부(112) 및 용량 형성부(Ac)의 하부에 배치되는 제2 커버부(113)를 포함할 수 있다.
커버부(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 제2 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 구성을 가질 수 있다. 커버부(112, 113)의 평균 두께는 20μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 커버부(112, 113)의 두께란, 커버부(112, 113)의 제2 방향으로의 길이를 의미하며, 바디(110)의 제1 방향 및 제2 방향 단면에서 제1 방향으로 등간격인 30개의 지점에서의 두께를 측정한 평균값을 의미할 수 있다.
바디(110)는 제3 방향을 기준으로 용량 형성부(Ac)의 측면에 배치되는 마진부(114, 115)를 포함할 수 있다. 마진부(114, 115)는 바디(110)의 제5면(5)에 배치되는 제1 마진부(114)와 제6면(6)에 배치되는 제2 마진부(115)를 포함할 수 있다. 마진부(114, 115)는 바디(110)를 제2 방향 및 제3 방향으로 자른 단면에서 내부 전극(121, 122)의 양 끝과 바디(110)의 경계면 사이의 영역을 의미할 수 있다. 마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다. 마진부(114, 115)는 유전체층(111)과 동일 또는 상이한 재료를 포함할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다. 또는, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극(121, 122)이 바디의 제5면 및 제6면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 제3 방향 양 측면에 적층하여 마진부(114, 115)를 형성할 수도 있다. 마진부(114, 115)의 평균 두께는 20μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 마진부(114, 115)의 두께란, 마진부(114, 115)의 제3 방향으로의 길이를 의미하며, 바디(110)의 제2 방향 및 제3 방향 단면에서 제2 방향으로 등간격인 30개의 지점에서의 두께를 측정한 평균값을 의미할 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 복수의 제1 내부 전극(121)과 복수의 제2 내부 전극(122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 즉, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향을 따라 바디(110)의 제1면 및 제2면(1,2)을 통해 번갈아 노출되도록 형성될 수 있다. 예를 들면, 복수의 제1 내부 전극(121)은 각각 제2면(2)과 이격되며 제1면(1)을 통해 노출될 수 있다. 또한, 복수의 제2 내부 전극(122)은 각각 제1면(1)과 이격되며 제2면(2)을 통해 노출될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 그 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 제2 방향으로 교대로 적층될 수 있으나, 이에 한정되는 것은 아니며, 제3 방향으로 교대로 적층될 수도 있다.
내부 전극(121, 122)은 세라믹 그린시트 상에 소정의 두께로 제1 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄함으로써 형성될 수 있다. 내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)에 포함되는 제1 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 보다 바람직하게는 니켈(Ni)을 포함할 수 있다.
이때, 내부 전극(121, 122)의 두께는 바디(110)의 크기와 용량을 고려하여 10μm 이하일 수 있으며, 적층 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.8μm 이하, 보다 바람직하게는 0.4μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
여기서 내부 전극(121, 122)의 두께는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다. 내부 전극(121, 122)의 평균 두께는 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 내부 전극의 다수의 지점, 예를 들면 제1 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 이러한 평균값 측정을 다수의 내부 전극으로 확장하여 평균값을 측정하면, 내부 전극의 평균 두께를 더욱 일반화할 수 있다.
외부 전극(131, 132)은 바디(110)의 제1면 및 제2면(1, 2)에 배치되어 제3면, 제4면, 제5면 및 제6면(3, 4, 5, 6)으로 각각 일부가 연장될 수 있다. 외부 전극(131, 132)은 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)과 각각 연결된 제1 외부 전극(131) 및 제2 외부 전극(132)을 포함할 수 있다.
외부 전극(131, 132)은 제2 금속을 포함하고, 외부 전극(131, 132)에 포함되는 제2 금속은 구리(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 보다 바람직하게는 구리(Cu)를 포함할 수 있다.
외부 전극(131, 132)은 바디(110)의 제1면 및 제2면(1, 2)을 상기 제2 금속 분말 및 유리를 포함하는 외부전극용 도전성 페이스트에 디핑(dipping)한 후 소성함으로써 형성될 수 있다. 또는 도전성 금속 및 유리를 포함하는 시트를 전사하는 방식으로 형성될 수도 있다. 이에 따라, 외부 전극(131, 132)은 도전성 금속 및 유리를 포함하는 소성 전극일 수 있다.
도면에서는 적층 세라믹 전자부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 이에 한정되는 것은 아니며, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있다.
도 5는 제1 내부 전극(121) 및 제1 외부 전극(131)의 일부 영역을 확대하여 도시하였으나, 제1 외부 전극(131)은 제1 내부 전극(121)과 접속하며, 제2 외부 전극(132)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐 그 구성은 유사하므로, 이하 제1 내부 전극(121) 및 제1 외부 전극(131)을 기준으로 설명하나, 이는 제2 내부 전극(122) 및 제2 외부 전극(132)에 대한 설명을 포함하는 것으로 본다.
복수의 내부 전극(121) 중 적어도 일부는 상기 제1 및 제2 금속을 포함하는 코어-쉘 영역(12)을 포함할 수 있다. 즉, 코어-쉘 영역(12)은 코어부(12a) 및 코어부(12a)를 둘러싸는 쉘부(12b)를 포함할 수 있다.
쉘부(12b)는 제2 금속의 함량이 2at% 이상인 영역으로 정의될 수 있으며, 코어부(12a)는 쉘부(12b)에 의해 둘러싸인 영역으로 정의될 수 있다. 이때, 코어부(12a)의 제2 금속 함량은 2at% 미만일 수 있다. 상기 제2 금속의 함량(at%)은 바디(110)의 제1 방향 및 제2 방향 단면에서 STEM-EDS 분석을 통해 상기 제2 금속을 매핑(mapping)하고, 코어-쉘 영역(12)의 라인 프로파일(line profile)을 통해 측정할 수 있다.
코어부(12a) 및 쉘부(12b)는 상기 제2 금속의 평균 함량이 서로 다를 수 있다. 쉘부(12b)의 상기 제2 금속의 평균 함량은 하나의 코어-쉘 영역(12)에서 P1 내지 P4의 각 지점의 상기 제2 금속의 함량(at%)을 측정하여 4 곳의 데이터의 평균값으로 도출할 수 있다. 또한, 코어부(12a)의 상기 제2 금속의 평균 함량은 하나의 코어-쉘 영역(12)에서 P5 내지 P8의 각 지점의 상기 제2 금속의 함량(at%)을 측정하여 4 곳의 데이터의 평균값으로 도출할 수 있다. 전술한 바와 같이, 상기 제2 금속의 함량은 바디(110)의 제1 방향 및 제2 방향 단면을 STEM-EDS(Scanning Transmission Electron Microscopy-Energy Dispersive X-ray Spectroscopy) 및 라인 프로파일(line-profile)을 통해 측정할 수 있다.
이때, 쉘부(12b)는 코어부(12a)보다 상기 제2 금속의 평균 함량이 높을 수 있다. 예를 들어, 상기 제1 금속이 니켈(Ni)을 포함하고 상기 제2 금속이 구리(Cu)를 포함하는 경우, 쉘부(12b)는 코어부(12a)보다 구리(Cu)의 평균 함량이 높을 수 있다. 복수의 내부 전극(121) 중 적어도 일부가 코어-쉘 영역(12)을 포함함으로써 과도한 합금 영역을 형성하지 않더라도 적층 세라믹 전자부품(100)의 내습 신뢰성을 향상시키고, 내부 전극(121)의 부피 팽창으로 인한 방사 크랙을 방지할 수 있다. 즉, 상기 제2 금속의 함량이 높은 쉘부(12b)에 의해 적층 세라믹 전자부품(100)의 내습 신뢰성이 향상될 수 있으며, 쉘부(12b)에 비해 두께가 두꺼운 코어부(12a)의 제2 금속 함량이 낮음으로써 내부 전극(121)의 부피 팽창으로 인한 크랙 발생을 방지할 수 있다.
코어-쉘 영역(12)은 외부전극용 도전성 페이스트를 바디(110)에 도포하고 소성하는 과정에서 제2 금속이 내부 전극(121, 122) 측으로 확산됨으로써 형성될 수 있다. 이에 따라, 코어-쉘 영역(12)은 내부 전극(121)과 외부 전극(131)의 계면으로부터 1 내지 10μm 이내의 영역에서 형성될 수 있다. 확산에 의해 코어-쉘 영역(12)이 형성됨으로 복수의 내부 전극(121) 중 적어도 일부는 코어-쉘 영역(12)을 복수 개 포함할 수도 있다. 또한, 상기 제2 금속의 확산에 따라, 복수의 내부 전극(121) 중 적어도 일부는 상기 제1 및 제2 금속의 합금 영역(12c)을 포함할 수 있다. 이에 따라, 적층 세라믹 전자부품(100)의 내습 신뢰성이 더욱 향상될 수 있다.
이때, 외부 전극(131)의 소성 온도가 지나치게 높으면 합금 영역(12c)이 과도하게 형성될 수 있다. 이에 따라, 내부 전극(121)의 부피가 팽창하여 바디(110)에 방사 크랙이 발생할 수 있다. 또한, 소성 온도가 지나치게 낮으면 코어-쉘 영역(12)이 형성되지 않을 수 있다. 이에 따라, 소성 온도는 700 내지 900℃로 설정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 적층 세라믹 전자부품(100)의 제1 방향 및 제2 방향 단면에서, 외부 전극(131)과 내부 전극(121)이 접하는 계면의 길이, 즉 바디(110)의 제1면 및 제2면(1, 2)의 제2 방향 길이 중 상기 유리에 의해 덮인 제2 방향 길이의 비율(이하, 유리 커버리지라 정의함)이 2% 내지 33%를 만족하도록 하여 코어-쉘 영역(12)을 용이하게 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 유리 커버리지가 2% 내지 33%를 만족하는 경우 내부 전극(121) 중 적어도 일부에서, 상기 제2 금속이 내부 전극(121)의 두께 방향 중심부로 확산되지 못하고 내부 전극(121)과 유전체층(111) 사이의 계면을 통해 확산됨으로써 코어-쉘 영역(12)이 형성될 수 있다.
상기 유리에 의해 덮인 길이의 비율이 2% 미만인 경우, 합금 영역(12c)이 과도하게 형성될 수 있다. 이에 따라, 내부 전극(121)의 부피 팽창으로 인한 방사 크랙이 발생할 수 있다. 상기 유리에 의해 덮인 길이의 비율이 33% 초과인 경우 상기 유리가 상기 제2 금속의 확산을 막아 코어-쉘 영역(12)이 형성되지 않을 수 있다. 이에 따라, 내습 및 고온 절연저항 신뢰성이 저하될 수 있다.
여기서 유리는 산화물들이 혼합된 조성일 수 있으며, 아연(Zn) 등의 전이금속 산화물 및/또는 칼슘(Ca) 등의 알칼리 토금속 산화물을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 이때, 상기 유리 커버리지를 조절하기 위해 상기 유리의 연화 온도(glass softening point)는 600 내지 700℃ 일 수 있으며, 상기 연화 온도를 조절하기 위해 상기 유리는 ZnO, BaO, B2O3, SiO2, CaO, Al2O3, Li2O, K2O, V2O5 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
외부 전극용 도전성 페이스트에 포함된 유리 함량은 상기 제2 금속 분말 100 중량% 대비 1 중량% 내지 20 중량% 일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 외부전극용 도전성 페이스트의 조성 및 소성 조건에 따라 달라질 수 있다.
일 실시예에서, 코어-쉘 영역(12)은 상기 제2 금속 함량의 구배(gradient)를 가질 수 있으며, 예를 들어 코어부(12a)에서 내부 전극(121)의 두께 방향으로 멀어짐에 따라, 쉘부(12b)의 상기 제2 금속 함량은 증가하다가 감소할 수 있다. 이에 따라, 쉘부(12b)에서 상기 제2 금속 함량이 최대인 지점은 쉘부(12b)의 두께 방향 중앙부에 형성될 수 있다. 즉, 쉘부(12b)는 제2 금속 함량의 피크(peak)값을 가질 수 있다.
본 발명의 일 실시예에서, 쉘부(12b)의 상기 제2 금속 함량의 최댓값은 3at% 내지 20at%일 수 있다. 또한, 일 실시예에서, 코어부(12a)의 상기 제2 금속 함량의 최솟값은 1at% 내지 1.5at%일 수 있다 또한, 일 실시예에서, 하나의 코어-쉘 영역(12)에서 코어부(12a)의 제2 금속 함량 최솟값에 대한 쉘부(12b)의 제2 금속 함량 최댓값의 비율은 3.0 내지 14.2를 만족할 수 있다.
이에 따라, 제2 금속의 함량이 높은 쉘부(12b)로 인해 적층 세라믹 전자부품(100)의 내습 신뢰성을 향상시키는 한편, 제2 금속의 함량이 낮은 코어부(12a)로 인해 내부 전극(121)의 부피 팽창을 최소화하여 크랙 발생을 방지할 수 있다.
본 발명의 일 실시예에서, 내부 전극(121)의 두께(T1)에 대한 쉘부(12b)의 두께(T2) 비율은 0.12 내지 0.23을 만족할 수 있다. 이때, 내부 전극(121)의 두께는 바디(110)의 제1 방향 및 제2 방향 단면을 STEM-EDS 분석함으로써 측정할 수 있다. 쉘부(12b)의 두께는 코어-쉘 영역(12)의 EDS line-profile을 통해 상기 제2 금속의 함량 구배를 측정한 후, 코어부(12a)의 중심에서 멀어짐에 따라 나타난 상기 제2 금속의 함량이 2at%인 지점에서부터 코어부(12a)의 중심에서 다시 멀어짐에 따라 나타난 제2 금속의 함량이 2at%인 또 다른 지점까지의 길이를 의미할 수 있다. 이때, 쉘부(12b)의 두께(T2)는 예를 들어 70 내지 150nm일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 외부 전극(131, 132)은 바디(110) 상에 배치되며, 상기 제2 금속을 포함하는 제1 전극층(131a, 132a) 및 제1 전극층(131a, 132a) 상에 배치되며, 제3 금속을 포함하는 제2 전극층(131b, 132b)을 포함할 수 있다. 이때, 제1 전극층(131a, 132a)은 상기 제2 금속 및 유리를 포함하는 소성 전극일 수 있다. 제1 전극층(131a, 132a)은 상기 제2 금속 분말 및 유리를 포함하는 외부전극용 도전성 페이스트에 디핑(dipping)한 후 소성함으로써 형성될 수 있다.
제2 전극층(131b, 132b)은 실장 특성을 향상시킬 수 있다. 제2 전극층(131b, 132b)의 종류는 특별히 한정하지 않으며, 상기 제3 금속으로 니켈(Ni), 주석(Sn), 팔라듐(Pd) 및/또는 이를 포함하는 합금 등을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수도 있다. 제2 전극층(131b, 132b)은, 예를 들면, 니켈(Ni) 도금층 또는 주석(Sn) 도금층일 수 있으며, 니켈(Ni) 도금층 및 주석(Sn) 도금층이 순차적으로 형성된 형태일 수도 있다. 또한, 제2 전극층(131b, 132b)은 복수의 니켈(Ni) 도금층 및/또는 복수의 주석(Sn) 도금층을 포함할 수도 있다.
실시예
세라믹 그린시트 상에 제1 금속 분말으로 니켈(Ni) 분말을 포함하는 내부전극용 도전성 페이스트를 인쇄하여 내부전극 패턴을 형성한 후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 마련하였다.
상기 세라믹 적층체를 소성하여 유전체층(111) 및 내부 전극(121, 122)을 포함하는 바디(110)를 형성한 후, 바디(110)의 제1면 및 제2면(1, 2)을 제2 금속 분말로 구리(Cu)분말 및 유리를 포함하는 외부전극용 도전성 페이스트에 디핑하고, 소성하여 외부 전극(131, 132)을 형성하였다.
도 7은 외부 전극과 접속되는 영역의 내부 전극을 STEM-EDS 분석한 이미지다. 보다 구체적으로는, 바디(110)의 제1 방향 및 제2 방향 단면에서 외부 전극(131, 132)과 접속되는 영역의 내부 전극(121, 122)을 9900배의 배율로 촬영한 후 구리(Cu) 원소를 매핑(mapping)한 이미지다. 이때, 밝은 영역일수록 구리(Cu) 원소의 함량이 높은 것을 의미한다.
도 7을 참조하면, 코어-쉘 영역(12)은 구리(Cu)의 함량이 높아 밝게 나타나는 쉘부(12b)와 구리(Cu)의 함량이 낮아 어둡게 나타나는 코어부(12a)를 명확하게 구분할 수 있다. 또한, 합금 영역(12c)은 구리(Cu)가 내부 전극(121, 122)의 두께 방향 중심부까지 확산된 것을 통해 코어-쉘 영역(12)과 구분할 수 있다.
이후, 도 7에서 코어-쉘 영역(12)을 점선 방향에 대해 라인 프로파일(line-profile) 분석하였다. 또한, 도 7에서 제1 및 제2 금속의 합금 영역(12c)을 점선 방향에 대해 라인 프로파일(line-profile) 분석하였다.
도 8은 도 7의 코어-쉘 영역을 점선 방향으로 분석하여 구리(Cu)의 검출량을 나타내는 EDS line profile 분석 결과를 나타내는 그래프다. 도 9는 도 7의 합금 영역을 점선 방향으로 분석하여 구리(Cu)의 검출량을 나타내는 EDS line profile 분석 결과를 나타내는 그래프다.
도 8 및 도 9를 참조하면, 코어-쉘 영역(12)은 쉘부(12b)에서 구리(Cu) 함량의 피크(peak)가 발생하는 것을 확인할 수 있다. 이를 통해 외부에서 침투한 수분과 먼저 접촉하는 쉘부(12b)는 구리(Cu) 함량이 높아 내습 신뢰성을 향상시키는 한편, 두께가 두꺼운 코어부(12a)는 구리(Cu)의 함량이 낮아 내부 전극의 부피 팽창을 최소화하여 크랙 발생을 방지할 수 있음을 알 수 있다. 이에 따라, 합금 영역(12c)과 함께 내습 신뢰성을 향상시키면서도 내부 전극의 부피 팽창으로 인한 크랙 발생을 방지할 수 있다.
상기 EDS line profile 분석 결과를 통해 외부 전극과 내부 전극 간의 계면으로부터의 거리가 1 내지 10μm인 영역에 배치된 코어-쉘 영역(12)에서, 내부 전극 두께(T1)에 대한 쉘부(12b)의 두께(T2) 비율, 쉘부(12b)의 제2 금속 함량의 최댓값, 코어부(12a)의 제2 금속 함량의 최솟값 및 코어부(12a)의 제2 금속 함량의 최솟값에 대한 쉘부(12b)의 제2 금속 함량의 최댓값의 비율을 측정하여 하기 표 1에 기재하였다. 이때, 각 시료 번호 별로 5개의 샘플에서 측정한 값을 평균한 값을 기재하였다.
| 시료 번호 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 |
| 거리(μm) | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 |
| 쉘부 두께(nm) | 110 | 105 | 125 | 100 | 150 | 130 | 100 | 100 | 80 | 70 |
| 내부전극 두께(nm) | 630 | 480 | 730 | 610 | 665 | 640 | 650 | 635 | 555 | 570 |
| 두께 비율 | 0.17 | 0.22 | 0.17 | 0.16 | 0.23 | 0.20 | 0.15 | 0.16 | 0.14 | 0.12 |
| 쉘부 Cu max(at%) | 5 | 3.3 | 6.2 | 6.9 | 6.5 | 10.3 | 12.6 | 18.4 | 6.1 | 6.7 |
| 코어부 Cu min(at%) | 1.3 | 1.1 | 1.3 | 1.2 | 1 | 1.2 | 1.2 | 1.3 | 1.2 | 1.5 |
| 함량 비율 | 3.8 | 3.0 | 4.8 | 5.8 | 6.5 | 8.6 | 10.5 | 14.2 | 5.1 | 4.5 |
표 1을 참조하면, 쉘부(12b)의 두께(T2)는 70 내지 150nm로, 내부 전극 두께(T1)에 대한 쉘부(12b) 두께(T2)의 비율은 0.12 내지 0.23을 만족하는 것을 알 수 있다. 또한, 쉘부(12b)의 구리(Cu) 함량의 최댓값은 3 내지 20at%를 만족하는 것을 확인할 수 있고, 코어부(12a)의 구리(Cu) 함량의 최솟값은 1 내지 1.5at%를 만족하는 것을 확인할 수 있으며, 코어부(12a)의 구리(Cu) 함량의 최솟값에 대한 쉘부(12b)의 구리(Cu) 함량의 최댓값의 비율이 3.0 내지 14.2를 만족하는 것을 알 수 있다.
코어-쉘 영역(12)이 형성된 내부 전극을 포함하는 실시예와 코어-쉘 영역(12) 및 합금 영역(12c)이 형성되지 않은 내부 전극을 포함하는 비교예에 대하여 내습 신뢰성 테스트를 수행하였다. 각각 40개의 샘플 칩에 대하여 상대습도 85%, 85℃ 조건에서 정격 전압 4V를 24시간 동안 인가하면서 절연 저항을 측정하였다.
도 10은 실시예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다. 도 11은 비교예에 따른 내습 신뢰성 테스트 결과를 나타낸 그래프다. 도 10 및 도 11을 참조하면, 코어-쉘 영역(12)이 형성된 내부 전극을 포함하는 실시예의 경우, 하나의 샘플을 제외하고는 모두 절연 저항이 108Ω 이상 유지되는 것을 확인할 수 있다. 반면, 비교예의 경우 대부분의 샘플의 절연 저항이 108Ω 이상 유지되지 않는 것을 확인할 수 있다.
이상에서 본 발명의 실시형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 제2 전극층
12: 코어-쉘 영역
12a: 코어부
12b: 쉘부
12c: 합금 영역
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 제2 전극층
12: 코어-쉘 영역
12a: 코어부
12b: 쉘부
12c: 합금 영역
Claims (14)
- 유전체층 및 상기 유전체층을 사이에 두고 적층되며 제1 금속을 포함하는 복수의 내부 전극을 포함하는 바디; 및
상기 바디의 외측에 배치되며 제2 금속을 포함하는 외부 전극;을 포함하며,
상기 복수의 내부 전극 중 적어도 일부는 상기 제1 및 제2 금속을 포함하는 코어-쉘 영역을 포함하고,
상기 코어-쉘 영역의 코어부 및 쉘부는 상기 제2 금속의 평균 함량이 서로 다른 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 쉘부는 상기 코어부보다 상기 제2 금속의 평균 함량이 높은 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 코어-쉘 영역은 상기 내부 전극과 외부 전극의 계면으로부터 1 내지 10μm 이내의 영역에서 형성되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 코어-쉘 영역은 상기 제2 금속 함량의 구배를 가지는 적층 세라믹 전자부품.
- 제4항에 있어서,
상기 코어부에서 상기 내부 전극의 두께 방향으로 멀어짐에 따라, 상기 쉘부의 상기 제2 금속의 함량은 증가하다가 감소하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 복수의 내부 전극 중 적어도 일부는 상기 코어-쉘 영역을 복수 개 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 복수의 내부 전극 중 적어도 일부는 상기 제1 및 제2 금속의 합금 영역을 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 내부 전극의 두께에 대한 상기 쉘부의 두께 비율은 0.12 내지 0.23인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 쉘부의 상기 제2 금속 함량의 최댓값은 3at% 내지 20at%인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 코어부의 상기 제2 금속 함량의 최솟값은 1at% 내지 1.5at%인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 코어부의 상기 제2 금속 함량의 최솟값에 대한 상기 쉘부의 상기 제2 금속 함량의 최댓값의 비율은 3.0 내지 14.2인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 제1 금속은 니켈(Ni)을 포함하고, 상기 제2 금속은 구리(Cu)를 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 외부 전극은 상기 바디 상에 배치되며, 상기 제2 금속을 포함하는 제1 전극층 및 상기 제1 전극층 상에 배치되며, 제3 금속을 포함하는 제2 전극층을 포함하는 적층 세라믹 전자부품.
- 제13항에 있어서,
상기 제2 전극층은 상기 제3 금속으로 니켈(Ni)을 포함하는 제1층 및 상기제3 금속으로 주석(Sn)을 포함하는 제2층을 포함하는 다층 구조인 적층 세라믹 전자부품.
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2021
- 2021-12-31 KR KR1020210194290A patent/KR20230103410A/ko unknown
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2022
- 2022-04-06 US US17/714,719 patent/US11923144B2/en active Active
- 2022-04-11 JP JP2022065391A patent/JP2023099413A/ja active Pending
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| KR20160110123A (ko) | 2015-03-12 | 2016-09-21 | 가부시키가이샤 무라타 세이사쿠쇼 | 적층 세라믹 콘덴서 및 그 제조방법 |
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| Publication number | Publication date |
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