KR20230094716A - 적층형 전자 부품 - Google Patents

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Abstract

본 발명의 일 실시형태에 따른 적층형 적자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제 4 면과 연결되고 제3 방향으로 대향하는 제 5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극;을 포함하고, 상기 바디는 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 액티브부, 커버부 및 사이드 마진부는 Mo을 포함하며, 상기 액티브부 중 상기 커버부 및 사이드 마진부에 인접한 영역인 계면부에서의 Mo 함량이 상기 액티브부의 중앙부에서의 Mo 함량보다 높고, 상기 커버부 및 사이드 마진부의 Mo 함량이 상기 계면부에서의 Mo 함량보다 높은 적층형 전자 부품을 포함한다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC : Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD : Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP : Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업체의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다. 이에 전기차 보급률이 급격하게 증가하는 추세는 계속 될 것으로 보이며, 이러한 흐름에 맞추어 전기차, 자율주행차량 부품의 고성능화 및 경량화가 요구되고 있는 실정이다.
특히, 적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율의 증가)가 요구된다.
이와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서 내부 전극이 바디의 폭 방향으로 노출되도록 하여 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나 사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나 사이드 마진부의 두께 감소 등으로 인해 신뢰성이 저하될 수 있는 문제점이 있었다.
또한, 일반적으로 적층 방향의 최외층 내부 전극과 커버부 사이의 간극을 통해서 수분이 침입하여 적층형 전자 부품의 특성 열화를 야기시키는데, 내습 평가 후 불량 제품을 파괴 분석 했을 때, 커버부에서 burnt 불량이 발생하는 비율이 높은 경향이 있었다.
한국 등록특허공보 제10-1701049호 한국 등록특허공보 제10-2147408호
본 발명의 여러 목적 중 하나는 적층형 전자 부품의 내습 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 신뢰성 높은 소형, 고용량 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제 4 면과 연결되고 제3 방향으로 대향하는 제 5 및 제6 면을 포함하는 바디; 상기 제5 및 제6 면에 배치되는 사이드 마진부; 및 상기 제3 및 제4 면에 배치되는 외부 전극;을 포함하고, 상기 바디는 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며, 상기 액티브부, 커버부 및 사이드 마진부는 Mo을 포함하며, 상기 액티브부 중 상기 커버부 및 사이드 마진부에 인접한 영역인 계면부에서의 Mo 함량이 상기 액티브부의 중앙부에서의 Mo 함량보다 높고, 상기 커버부 및 사이드 마진부의 Mo 함량이 상기 계면부에서의 Mo 함량보다 높을 수 있다.
본 발명의 여러 효과 중 하나는 부위별 Mo 함량을 제어함으로써 적층형 전자 부품의 신뢰성을 향상시킨 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 (A) 영역을 확대한 도면이다.
도 7a는 도 6의 (Aa) 영역을 확대한 도면이고, 도 7b는 이에 대응하는 샘플 영역의 TEM 이미지이다.
도 8a는 도 5의 (B) 영역의 일부인 (Ba) 영역을 확대한 도면이고, 도 8b는 이에 대응하는 샘플 영역의 TEM 이미지이다..
도 9a는 도 6의 (Ab) 영역을 확대한 도면이고, 도 9b는 이에 대응하는 샘플 영역의 TEM 이미지이다.
도 10a는 도 9a의 (Bb) 영역을 확대한 도면이고, 도 10b는 이에 대응하는 샘플 영역의 TEM 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하에서 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내에서의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 (A) 영역을 확대한 도면이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 복수의 유전체층(111)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제 4 면과 연결되고 제3 방향으로 대향하는 제 5 및 제6 면을 포함하는 바디(110), 상기 제5 및 제6 면에 배치되는 사이드 마진부(114, 115) 및 상기 제3 및 제4 면에 배치되는 외부 전극(131, 132)을 포함하고 상기 바디(110)는 상기 유전체층(111)을 사이에 두고 제1 방향으로 번갈아 배치되는 내부 전극(121, 122)을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부(112, 113)를 포함하며 상기 액티브부, 커버부(112, 113) 및 사이드 마진부(114, 115)는 Mo을 포함하며 상기 액티브부 중 상기 커버부(112, 113) 및 사이드 마진부(114, 115)에 인접한 영역인 계면부에서의 Mo 함량이 상기 액티브부의 중앙부에서의 Mo 함량보다 높고 상기 커버부(112, 113) 및 사이드 마진부(114, 115)의 Mo 함량이 상기 계면부에서의 Mo 함량보다 높을 수 있다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면, 제1 내지 제4 면과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로써, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고서는 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로는 BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다. 예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지는 않는다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품(100)의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 유전체층(111)의 두께(td)는 0.4μm 이하일 수 있다. 여기서, 유전체층(111)의 두께(td)는 유전체층(111)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 액티브부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
바디(110)는, 바디(110)의 내부에 배치되며 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량을 형성하는 액티브부(Ac)와 액티브부(Ac)의 제1 방향 상부 및 하부에 형성되는 커버부(112, 113)를 포함할 수 있다. 즉, 커버부(112, 113)는 액티브부(Ac)의 제1 방향 양 단면에 배치될 수 있다.
액티브부(Ac)는 커패시터의 용량 형성에 기여하는 부분으로써, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극이 반복적으로 적층하여 형성될 수 있다.
커버부(112, 113)는 단일 유전체층(111) 또는 2 개 이상의 유전체층(111)을 액티브부(Ac)의 상하면에 각각 제1 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
커버부(112, 113)는 내부 전극(121, 122)을 포함하지 않으며 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112, 113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께(tp)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품(100)의 소형화 및 고용량화를 보다 용이하게 달성하고 단위 부피당 용량을 증대시키기 위해 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
커버부(112, 113)의 평균 두께(tp)는 제1 방향 크기를 의미할 수 있으며, 액티브부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
또한, 액티브부(Ac)의 제3 방향 양 단면에는 사이드 마진부(114, 115)가 배치될 수 있다.
사이드 마진부(114, 115)는 바디(110)의 제5 면에 배치된 제1 사이드 마진부(114)와 제6 면에 배치된 제2 사이드 마진부(115)를 포함할 수 있다.
사이드 마진부(114, 115)는 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극(121, 122)이 바디(110)의 제5 및 제6 면으로 노출되도록 절단한 후, 단일 유전체층(111) 또는 2 개 이상의 유전체층(111)을 액티브부(Ac)의 제3 방향 양 단면에 제3 방향으로 적층하여 형성될 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
사이드 마진부(114, 115)는 내부 전극(121, 122)을 포함하지 않으며 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 사이드 마진부(114, 115)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 사이드 마진부(114, 115)의 폭은 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하고 단위 부피당 용량을 증대시키기 위해 사이드 마진부(114, 115)의 평균 폭은 20μm 이하일 수 있다.
사이드 마진부(114, 115)의 폭은 제1 방향 크기를 의미할 수 있으며, 액티브부(Ac)의 상부 또는 하부에서 등간격의 5개 지점에서 측정한 커버부(112, 113)의 제1 방향 크기를 평균한 값일 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 번갈아 배치될 수 있다.
또한, 내부 전극(121, 122)은 제1 및 제2 내부 전극을 포함할 수 있다. 제1 및 제2 내부 전극은 액티브부(Ac)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제2 방향인 제3 및 제4 면으로 각각 노출될 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면과 이격되며 제3 면을 통해 노출되고, 제2 내부 전극(122)은 제3 면과 이격되며 제4 면을 통해 노출될 수 있다. 또한, 제1 내부 전극(121)은 제3, 제5 및 제6 면을 통해 노출될 수 있다. 이때, 제1 및 제2 내부 전극은 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품(100)의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 내부 전극(121, 122)의 두께(te)는 0.4μm 이하일 수 있다. 여기서, 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 1만 배율의 주사전자현미경(SEM)으로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 액티브부(Ac)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극(121, 122)이 바디(110)의 제3 방향으로 노출되게 하여 마진 없는 설계를 통해 내부 전극(121, 122)의 제3 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 제3 방향 전극 노출면에 사이드 마진부(114, 115)를 별도로 부착하여 완성하는 방법이 적용되고 있다. 그러나 사이드 마진부(114, 115)를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부(114, 115)의 두께 감소 등의 설계에 의해 신뢰성이 저하될 수 있는 문제점이 있었다.
또한, 적층 방향의 최외층 내부 전극과 커버부(112, 113) 사이의 간극을 통해서 수분이 침입하여 적층 세라믹 커패시터의 특성 열화를 야기시킬 수 있다. 이에, 내습 평가 후 불량 제품을 파괴 분석 했을 때, 커버부(112, 113)에서 burnt 현상에 따른 불량이 발생하는 비율이 높은 경향이 있었다.
burnt 현상이란, 인접한 내부 전극과 유전체층 간에 재료적 또는 열적 특성이 달라 내부 전극 부위에서 전기에너지가 열에너지로 전환될 때 검게 타들어가면서 발생하는 작은 hole을 의미한다.
이를 해결하기 위해, 내부 전극(121, 122)에 Mo을 첨가하여 신뢰성을 향상시키려는 시도가 있었으나, 내부 전극(121, 122)용 도전성 페이스트에 Mo을 첨가할 경우 기존의 소성 조건을 변경할 필요가 있고, 또한 유전체층(111)으로 확산되는 Mo 때문에 소결 거동과 유전 특성 제어가 상당히 어려워지는 문제점이 있었다.
본 발명의 일 실시형태에서 액티브부(Ac), 커버부(112, 113) 및 사이드 마진부(114, 115)는 Mo을 포함할 수 있다. 특히, 계면부에서의 Mo 함량이 액티브부(Ac) 중앙부에서의 Mo 함량보다 높을 수 있고, 커버부(112, 113) 및 사이드 마진부(114, 115)의 Mo 함량이 계면부에서의 Mo 함량보다 높을 수 있다. 이때, 계면부는 커버부(112, 113)에 인접한 영역을 제1 및 제3 계면부, 사이드 마진부(114, 115)에 인접한 영역을 제2 및 제4 계면부로 정의할 수 있다.
보다 구체적으로, 커버부(112, 113) 및 사이드 마진부(114, 115)에 계면부 보다 높은 농도의 Mo을 첨가함으로써 소성 공정 중 인접 액티브부(Ac) 내인 내부 전극 또는 유전체에 Mo을 확산시켜, 종래 액티브부의 설계 및 소성 조건을 크게 변경할 필요 없이 액티브부 내 내습 불량에 취약한 부위의 내부식성을 향상시켜 내습 신뢰성을 향상시킬 수 있다.
일반적으로 Ni-Mo 합금은 내부식성이 우수한 합금으로 널리 알려져 있으며, Ni-Mo 합금 내부 전극(121, 122)을 적용하게 되면 일정 Mo의 함량이 증가하는 정도에 따라 부식 정도가 급감할 수 있다. 이에 따라, 도금 공정 중 도금액 침투의 결과로 Ni 부식에 의한 불량을 개선하는데 큰 효과가 있고 고온 고습 신뢰성 평가에서도 개선된 특성을 나타낼 수 있다.
즉, 액티브부(Ac) 내에서, 커버부(112, 113) 및 사이드 마진부(114, 115)에 인접한 영역이면서 Mo이 포함된 계면부는, 계면부와 커버부(112, 113) 및 사이드 마진부(114, 115) 계면에서의 쇼트키 장벽(Schottky barrier)을 높여 고온 부하 수명과 내습 신뢰성을 개선하는 역할을 수행할 수 있다.
쇼트키 장벽(Schottky barrier)은 금속과 반도체를 접촉시켰을 때 발생하는 전위장벽(에너지 장벽)으로, 금속과 반도체를 접촉시키면 두 물체의 페르미 준위(Fermi level)가 일치하도록 캐리어(carrier)가 이동하고, 반도체표면에 공간 전하층(space charge layer)이 형성되면서 전위장벽을 구성하게 된다. 금속과 반도체를 접촉시켰을 때와 마찬가지로, 유전체와 내부 전극이 접촉할 때도 유전체와 내부 전극 표면 사이에 쇼트키 장벽이 발생하고, 이로 인해 공간 전하 효과가 발현됨으로써 유전율이 향상된다.
또한, 외부 전극(131, 132)의 도금층(131b, 132b)을 형성하기 위한 도금 공정 중에 발생하는 수소가 내부 전극(121, 122)을 통해 유전체층(111)까지 확산되어 신뢰성이 저하될 우려가 있으나, 본 발명의 일 실시형태에 따르면 내부 액티브부(Ac) 계면부에 포함된 Mo이 수소를 흡착하여 수소가 내부 전극(121, 122)을 통해 유전체층(111)까지 확산되는 것을 억제할 수 있다. 이에 따라, 수소 확산에 의한 신뢰성 저하를 억제할 수 있다.
정리하면, 커버부(112, 113) 및 사이드 마진부(114, 115)에 Mo 원소를 포함한 후, 소성 공정을 진행하여 커버부(112, 113) 및 사이드 마진부(114, 115) 내의 Mo이 일부 환원되어 인접한 액티브부(Ac)인 계면부로 확산되어 선별적으로 합금을 형성할 수 있다. 상대적으로 수분이 침투되기 쉬운 액티브부(Ac) 최외층의 내부 전극과 사이드 마진부(114, 115)에 인접한 액티브부(Ac) 내 내부전극 끝단 부위에서 선별적으로 내부식성이 개선되어 내습 신뢰성 특성을 향상시킬 수 있다. 즉, 상대적으로 Mo 함량이 적은 계면부와 상대적으로 Mo 함량이 높은 커버부(112, 113) 및 사이드 마진부(114, 115) 사이에서 농도 구배가 형성됨에 따라 커버부(112, 113) 및 사이드 마진부(114, 115)로부터 계면부 방향으로 Mo이 확산되어 최종 제품의 내습 신뢰성을 향상시킬 수 있다.
일 실시예에서, 액티브부(Ac)의 중앙부는 Mo을 포함하지 않을 수 있다.
보다 구체적으로, 커버부(112, 113) 및 사이드 마진부(114, 115)에 포함된 Mo이 소성 공정 진행 중에, 계면부까지는 농도 구배에 의한 확산이 발생하나 계면부로부터 중앙부까지는 Mo의 확산이 일어나지 않았음을 의미한다.
일 실시예에서, 커버부(112, 113) 및 사이드 마진부(114, 115)에 포함된 Mo의 함량은 0.1 at% 이상 5.5 at% 이하일 수 있다.
커버부(112, 113) 및 사이드 마진부(114, 115)에 포함된 Mo의 함량이 0.1 at% 미만인 경우에는 계면부로 충분한 확산이 발생하지 못해 Mo이 첨가됨으로써 기대할 수 있는 내부식성 등의 내습 신뢰성 향상 효과가 불충분할 수 있으며, 5.5 at% 초과인 경우에는 액티브부(Ac)에 Mo이 과도하게 확산된 것으로, 소결 거동 제어가 어려울 수 있다. 또한, 소성 공정 초기에 커버부(112, 113) 및 사이드 마진부(114, 115)의 Mo 함량과 액티브부(Ac)의 Mo 함량의 차이가 너무 커서, 커버부(112, 113) 및 사이드 마진부(114, 115)의 소결 거동과 액티브부(Ac)의 소결 거동의 차이가 상이함에 너무 커짐에 따라 소결 거동의 mismatch에 의한 크랙(crack)이나 박리(delamination)가 발생하여 내습 신뢰성이 저하될 수 있다.
소결거동은 분말의 입도에 큰 영향을 받는데, 일반적으로, 소결에 사용되는 분말으 입도가 작을수록 비표면적이 증가하여 소결온도가 낮아지고, 분말의 입도가 클수록 비표면적이 감소하여 소결온도가 올라가는 현상이 발생한다. 이에 따라, 입도를 미세화할 경우, 동종 재료의 소결 시에는 저온, 저에너지 공정으로 소결 소재부품의 제조를 할 수 있게 되므로 소결에 유리해진다.
이에 반해, 소결 거동이 상이한 이종 소재, 예를 들어, 금속과 세라믹을 교대로 적층하여 소결하는 경우, 사용되는 분말의 입도가 줄어들수록 소결 수축 거동의 상이성이 증폭되어 불연속층의 발생이나 층간 박리가 촉진될 수 있다.
일 실시예에서, 계면부에 포함된 Mo 함량이 0.05 at% 이상 1.0 at% 이하일 수 있다.
마찬가지로 계면부에 포함된 Mo 함량이 0.05 at% 미만인 경우에는, 소성 공정 중에 커버부(112, 113) 및 사이드 마진부(114, 115)로부터 계면부 방향으로 Mo의 충분한 확산이 발생하지 못한 것으로, Mo이 함유됨으로 인해 기대할 수 있는 충분한 내부식성 등의 내습 신뢰성 향상 효과가 불충분할 수 있다. 계면부에 포함된 Mo 함량이 5.5 at% 초과인 경우에는 액티브부(Ac)에 Mo이 과도하게 확산된 것으로, 소결 거동 제어가 어려울 수 있다. 또한, 소성 공정 초기에 커버부(112, 113) 및 사이드 마진부(114, 115)의 Mo 함량과 액티브부(Ac)의 Mo 함량의 차이가 너무 커서, 커버부(112, 113) 및 사이드 마진부(114, 115)의 소결 거동과 액티브부(Ac)의 소결 거동의 차이가 너무 커짐에 따라 소결 거동의 mismatch에 의한 크랙(crack)이나 박리(delamination)가 발생하여 내습 신뢰성이 저하될 수 있다.
일 실시예에서, 계면부로부터 커버부(112, 113) 및 마진부 외측방향으로 500nm 이격된 영역에 포함된 Mo의 함량이 0.1 at% 이상 5.5 at% 이하일 수 있다.
도 7a 또는 도 8a를 참조하면, 계면부로부터 커버부(112, 113) 외측방향으로 500nm 이격된 영역(도 7a의 1, 2 3에 대응) 및 계면부로부터 사이드 마진부(114, 115) 외측방향으로 500nm 이격된 영역(도 8a의 4, 5, 6에 대응)에 포함된 Mo의 함량이 0.1 at% 이상 5.5 at% 이하임을 의미할 수 있다.
이는 계면부와 인접한 영역의 커버부(112, 113) 및 사이드 마진부(114, 115)에 Mo이 0.1 at% 이상 5.5 at% 이하의 범위에서 함유되어 있어 계면부와 커버부 및 사이드 마진부 계면사이에서 내습 신뢰성이 향상되었음을 의미한다.
일 실시예에서, 커버부(112, 113) 및 사이드 마진부(114, 115)로부터 계면부 내측방향으로 20nm 이격된 영역에 포함된 Mo의 함량이 0.05 at% 이상 1.0 at% 이하일 수 있다.
도 9a 또는 도 10a를 참조하면, 커버부(112, 113)로부터 계면부 내측방향으로 20nm 이격된 영역인 내부 전극 최외층(도 9a의 1, 2, 3에 대응) 및 사이드 마진부(114, 115)로부터 계면부 내측방향으로 20nm 이격된 영역인 내부 전극(121) 끝단(도 10a의 4, 5, 6에 대응)에 포함된 Mo의 함량이 0.05 at% 이상 1.0 at% 이하임을 의미할 수 있다.
이는 커버부(112, 113) 및 사이드 마진부(114, 115)에 포함된 Mo의 함량이 계면부에 포함된 Mo의 함량보다 상대적으로 높아, 소성 공정 진행 중 커버부(112, 113) 및 사이드 마진부(114, 115)로부터 계면부로 농도 구배에 의한 Mo 확산이 발생한 것으로 볼 수 있다. Mo이 확산됨에 따라 커버부(112, 113) 및 사이드 마진부(114, 115)와 계면부 사이에서 내습 신뢰성이 향상되었음을 의미한다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면에 배치된다. 외부 전극(131, 132)은 바디(110)의 제3 및 제4 면에 각각 배치되어, 제1 및 제2 내부 전극과 각각 연결된 제1 및 제2 외부 전극을 포함할 수 있다.
도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(114, 115)의 제2 방향 양 단면을 덮도록 배치될 수 있다. 본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있으나, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면에 배치되는 제1 외부 전극(131) 및 바디(110)의 제4 면에 배치되는 제2 외부 전극(132)을 포함하며, 내부 전극(121, 122)은 제1 외부 전극(131)과 접촉하는 제1 내부 전극(121) 및 제2 외부 전극(132)과 접촉하는 제2 내부 전극(122)을 포함하고, 제1 및 제2 내부전극의 제3 방향 양 단부는 사이드 마진부(114, 115)와 접촉할 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 물질이라면 어떠한 것을 사용하더라도 형성될 수 있고 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다. 전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디(110) 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속으로는 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)은 스퍼터 또는 전해 도금에 의해 형성될 수 있으나, 특별히 이에 제한되는 것은 아니다.
도금층(131b, 132b)의 종류는 특별히 한정하지 않으며 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag), 납(Pb) 및 이들의 합금 중 하나 이상을 포함하는 도금층(131b, 132b)일 수 있고, 복수의 층을 형성될 수 있다. 도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Pd 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다. 도금층(131b, 132b)을 포함함으로써 기판과의 실장성, 구조적 신뢰성, 외부에 대한 내구도, 내열성 및/또는 등가직렬저항값(Equivalent Series Resistance, ESR)을 개선할 수 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형 및 고용량화를 동시에 달성하기 위해서는 유전체층(111) 및 내부 전극(121, 122)의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 1005 (길이×폭, 1.0mm×0.5mm) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
(실험 예)
액티브용 세라믹 그린 시트 상에 내부 전극용 도전성 페이스트를 도포하고 제1 방향으로 적층한 후 칩 단위체로 절단하여 바디를 마련하고, 상기 바디의 제3 방향 양 단면에 사이드 마진부용 세라믹 그린 시트를 제3 방향으로 적층하고 소성한 후, 외부 전극을 형성하여 샘플 칩을 마련하였다. 이때, 커버부 및 마진부를 형성하는 세라믹 그린시트에 포함된 Mo 함량을 달리하여 샘플 칩을 준비하였다.
실험예 1 내지 6에 대한 커버부 및 사이드 마진부 내 평균 Mo (at%), 계면부 내 평균 Mo (at%)을 측정하고, 내습 신뢰성을 평가하여 하기 표 3에 기재하였다.
샘플 칩을 WT면에 대해 L 방향으로 1/2까지 연마한 후, 드러난 단면의 계면부, 커버부 및 사이드 마진부의 일정한 지점에서의 Mo 함유량을 TEM-EDS(Transmission Electron Microscope-Energy Dispersive X-ray Spectroscopy) 장비로 분석하였다.
먼저, 실험예 4의 커버부 및 사이드 마진부 내 측정위치 1 내지 6 지점에서의 Mo (at%) 함량을 분석하였다.
도 7b를 참조하면, 커버부와 인접한 계면부의 최외층 내부전극을 이미지의 세로 중간선과 맞춘 후, 계면부의 최외층 내부전극과 커버부의 계면으로부터 커버부 외측방향으로 500nm의 영역에서, 가로 500nm 등간격으로 측정위치 1 내지 3의(도 7b의 1, 2, 3에 대응) 지점에서 커버부의 Mo 함량을 분석하였다.
도 8b를 참조하면, 사이드 마진부와 인접한 계면부의 내부전극 끝단을 이미지의 세로 중간선과 맞춘 후, 내부전극 끝단으로부터 사이드 마진부 외측방향으로 500nm의 영역에서, 세로 500nm 등간격으로 측정위치 4 내지 6의(도 8b의 4, 5, 6에 대응) 지점에서 사이드 마진부의 Mo 함량을 분석하였다.
측정위치 커버부 또는 사이드 마진부 내 Mo (at%)
1 3.84
2 3.61
3 4.12
4 4.09
5 3.15
6 3.47
평균 3.71
측정위치 1 내지 3은 커버부 내에 위치한다. 측정위치 1의 값은 도 7b의 1에 해당하는 지점에서 Mo 함량이 3.84 at% 임을 의미하며, 측정위치 2의 값은 도 7b의 2, 측정위치 3의 값은 도 7b의 3에 해당한다. 측정위치 4 내지 6은 사이드 마진부 내에 위치한다. 측정위치 4의 값은 대한 도 8b의 4에 해당하는 지점에서 Mo 함량이 4.09 at% 임을 의미하며, 측정위치 5의 값은 도 8b의 5, 측정위치 6의 값은 도 8b의 6에 해당한다. 그리고 측정위치 1 내지 6에서의 Mo 함량의 평균값인 3.71 at%를 최하단에 나타내었다다음으로, 계면부 내 측정위치 1 내지 6 지점에서의 Mo (at%) 함량을 분석하였다.도 9b를 참조하면, 계면부의 최외층 내부전극과 커버부의 계면으로부터 계면부 내측방향으로 20nm의 영역에서, 가로 100nm 등간격으로 측정위치 1 내지 3의(도 9b의 1, 2, 3에 대응) 지점에서 계면부의 최외층 내부전극의 Mo 함량을 분석하였다.
도 10b를 참조하면, 계면부의 내부전극 끝단과 사이드 마진부의 계면으로부터 계면부 내측방향으로 20nm의 영역에서, 세로 100nm 등간격으로 측정위치 4 내지 6의(도 10b의 4, 5, 6에 대응) 지점에서 계면부의 내부전극 끝단의 Mo 함량을 분석하였다.
측정위치 계면부 내 Mo (at%)
1 0.47
2 0.63
3 0.52
4 0.67
5 0.43
6 0.61
평균 0.56
측정위치 1 내지 3은 계면부 최외층 내부전극 내에 위치한다. 측정위치 1의 값은 도 9b의 1에 해당하는 지점에서 Mo 함량이 0.47 at% 임을 의미하며, 측정위치 2의 값은 도 9b의 2, 측정위치 3은 도 9b의 3에 해당한다. 측정위치 4 내지 6은 계면부 내부전극 끝단에 위치한다, 측정위치 4의 값은 도 10b의 4에 해당하는 지점에서 Mo 함량이 0.67 at% 임을 의미하며, 측정위치 5의 값은 도 10b의 5, 측정위치 6의 값은 도 10b의 6에 해당한다. 그리고 측정위치 1 내지 6에서의 Mo 함량의 평균인 0.56 at%를 최하단에 나타내었다. 상기와 같은 방법으로 측정한 실험예 4에 대한 커버부 및 사이드 마진부 내 평균 Mo (at%), 계면부 내 평균 Mo (at%) 값을 하기 표 3에 기재하였다.또한, 실험예 4와 동일한 방법으로 실험예 1 내지 3, 5 및 6에 대한 커버부 및 사이드 마진부 내 평균 Mo (at%), 계면부 내 평균 Mo (at%) 값을 측정하여 하기 표 3에 기재하였다.
내습 신뢰성 평가는 8585 Test로 진행하였으며, 각 실험예 당 40개의 샘플 칩을 준비한 후, 40개의 샘플 칩 중 온도 85℃, 상대 습도 85%에서 전압을 1.2Vr로 6시간 동안 인가했을 때, 절연 저항이 초기 절연 저항 대비 1/100 이하 값으로 하락하는 샘플 칩에 대해서 불량이라고 평가하였다. 실험예 1 내지 6 중에서 불량이 4/40개 이상인 경우, Mo을 첨가함에 따른 내습 신뢰성이 향상되지 않은 것으로 평가하였다.
실험예 커버부 및 사이드 마진부 내 평균 Mo (at%) 계면부 내 평균 Mo (at%) 내습 신뢰성
1 0.03 0 5/40
2 0.14 0.052 3/40
3 1.43 0.27 2/40
4 3.71 0.56 1/40
5 5.29 0.83 3/40
6 7.17 1.12 4/40
커버부 및 사이드 마진부 내 Mo 함량이 0.1 at% 이상 5.5 at% 이하이고 계면부의 Mo 함량이 0.05 at% 이상 1.0 at% 이하인 경우에 내부식성 등의 내습 신뢰성이 향상되었음을 실험예 2 내지 5를 통해 확인할 수 있다.반면, 커버부 및 사이드 마진부 내 Mo 함량이 0.1 at% 미만이고 계면부의 Mo 함량이 0.05 at% 미만인 경우, 내부식성 등의 내습 신뢰성이 향상되지 않았음을 실험예 1을 통해 확인할 수 있다.또한, 커버부 및 사이드 마진부 내 Mo 함량이 5.5 at% 초과이고 계면부의 Mo 함량이 1.0 at% 초과인 경우, 커버부 및 사이드 마진부의 Mo 함량과 액티브부의 Mo 함량의 차이가 너무 커서, 커버부 및 사이드 마진부의 소결 거동과 액티브부의 소결 거동의 차이 너무 커짐에 따라 소결 거동의 mismatch가 발생하여 내습 신뢰성이 향상되지 않았음을 실험예 6을 통해 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 사이드 마진부
121, 122 : 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도금층

Claims (11)

  1. 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
    상기 제5 및 제6 면에 배치되는 사이드 마진부; 및
    상기 제3 및 제4 면에 배치되는 외부 전극; 을 포함하고,
    상기 바디는 상기 유전체층을 사이에 두고 제1 방향으로 번갈아 배치되는 내부 전극을 포함하는 액티브부 및 상기 액티브부의 상기 제1 방향 양 단면에 배치되는 커버부를 포함하며,
    상기 액티브부, 커버부 및 사이드 마진부는 Mo을 포함하고,
    상기 액티브부 중 상기 커버부 및 사이드 마진부에 인접한 영역인 계면부에서의 Mo 함량이 상기 액티브부의 중앙부에서의 Mo 함량보다 높으며,
    상기 커버부 및 사이드 마진부의 Mo 함량이 상기 계면부에서의 Mo 함량보다 높은
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 액티브부의 중앙부는 Mo을 포함하지 않는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 커버부 및 사이드 마진부에 포함된 Mo의 함량이 0.1 at% 이상 5.5 at% 이하인
    적층형 전자 부품.
  4. 제1항에 있어서,
    상기 계면부에 포함된 Mo의 함량이 0.05 at% 이상 1.0 at% 이하인
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 계면부로부터 상기 커버부 및 마진부 외측방향으로 500nm 이격된 영역에 포함된 Mo의 함량이 0.1 at% 이상 5.5 at% 이하인
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 커버부 및 사이드 마진부로부터 상기 계면부 내측방향으로 20nm 이격된 영역에 포함된 Mo의 함량이 0.05 at% 이상 1.0 at% 이하인
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 계면부로부터 상기 커버부 및 마진부 외측방향으로 500nm 이격된 영역에 포함된 Mo의 함량이 0.1 at% 이상 5.5 at% 이하이고,
    상기 커버부 및 사이드 마진부로부터 상기 계면부 내측방향으로 20nm 이격된 영역에 포함된 Mo의 함량이 0.05at%이상 1.0 at% 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 내부 전극의 평균 두께는 0.4μm 이하인
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.4μm 이하인
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 사이드 마진부의 평균 폭은 20μm 이하인
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 커버부의 평균 두께는 20μm 이하인
    적층형 전자 부품.
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