KR20150121567A - 적층 세라믹 커패시터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 유전체 층 및 상기 유전체 층에 배치되는 내부 전극을 포함하는 용량 형성 층; 상기 용량 형성 층의 하부에 배치되는 하부 커버 층; 상기 용량 형성 층의 상부에 배치되는 상부 커버 층; 및 상기 하부 커버 층의 내측에 배치되는 복수의 크랙 유도용 공극;을 포함할 수 있다.

Description

적층 세라믹 커패시터 및 그의 제조 방법{Multilayered ceramic capacitor and method of manufacturing the same}
본 개시는 적층 세라믹 커패시터 및 그의 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.
이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.
이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.
특히, 최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.
전장용 적층 세라믹 커패시터에는 높은 용량과 크랙의 발생시에 단락(short)이 발생하지 않을 것이 요구된다.
특히, 적층 세라믹 커패시터에 충격이 가해졌을 때, 적층 세라믹 커패시터에 크랙이 발생하여 해당 부분에 단락이 발생하는 경우, 상기 적층 세라믹 커패시터를 이용하는 전자 부품에 이상이 발생할 위험이 높아진다.
따라서 적층 세라믹 커패시터에 크랙이 발생한 경우에도 단락이 발생하는 것을 방지하는 기술이 필요한 실정이다.
일본등록특허 제2779896호
본 개시는 충격으로 인해 크랙이 발생한 경우에도 단락이 발생하지 않는 적층 세라믹 커패시터 및 그의 제조 방법을 제공하고자 한다.
본 개시의 일 실시 예에 따른 적층 세라믹 커패시터는 유전체 층 및 상기 유전체 층에 배치되는 내부 전극을 포함하는 용량 형성 층; 상기 용량 형성 층의 하부에 배치되는 하부 커버 층; 상기 용량 형성 층의 상부에 배치되는 상부 커버 층; 및 상기 하부 커버 층의 내측에 배치되는 복수의 크랙 유도용 공극;을 포함할 수 있다.
일 실시 예에 있어서, 상기 하부 커버 층의 두께는 상기 상부 커버 층의 두께에 비해 두꺼운 것을 특징으로 할 수 있다.
일 실시 예에 있어서, 상기 크랙 유도용 공극은 상기 용량 형성 층으로 가까워질수록 상기 하부 커버 층의 측면에 가까워지도록 배치될 수 있다.
일 실시 예에 있어서, 상기 하부 커버 층의 일부로부터 상기 용량 형성 층을 덮도록 형성되어 상기 내부 전극과 전기적으로 연결되는 외부 전극을 더 포함하고, 상기 크랙 유도용 공극은 상기 외부 전극이 연장 형성된 끝부분으로부터 상기 용량 형성 층으로 가까워질수록 상기 하부 커버 층의 측면에 가까워지도록 배치될 수 있다.
일 실시 예에 있어서, 상기 크랙 유도용 공극은 충격에 의해 발생하는 크랙의 진행 방향을 상기 하부 커버 층의 측면으로 유도하도록 배치될 수 있다.
일 실시 예에 있어서, 상기 크랙 유도용 공극은 상기 하부 커버 층에 실선 또는 점선으로 배치될 수 있다.
본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터는 상부에 제1 내부 전극이 배치되는 제1 유전체 층; 상부에 제2 내부 전극이 배치되는 제2 유전체 층; 상기 제1 유전체 층 및 상기 제2 유전체 층이 교대로 적층된 세라믹 본체; 상기 제1 유전체 층에 형성되며, 상기 제1 내부 전극과 이격되어 형성되는 제1 크랙 유도용 공극; 및 상기 제2 유전체 층에 형성되며, 상기 제2 내부 전극과 이격되어 형성되는 제2 크랙 유도용 공극;을 포함할 수 있다.
다른 실시 예에 있어서, 상기 제1 크랙 유도용 공극은 충격에 의해 발생하는 크랙의 진행 방향이 상기 제1 내부 전극과 떨어지게 유도하도록 배치될 수 있다.
다른 실시 예에 있어서, 상기 제2 크랙 유도용 공극은 충격에 의해 발생하는 크랙의 진행 방향이 상기 제2 내부 전극과 떨어지게 유도하도록 배치될 수 있다.
다른 실시 예에 있어서, 상기 세라믹 본체의 측면 및 상기 제1 내부 전극과 전기적으로 연결되는 제1 외부 전극; 상기 세라믹 본체의 상기 제1 외부 전극이 배치된 면과 대향하는 면에 배치되어 상기 제2 내부 전극과 전기적으로 연결되는 제2 외부 전극;을 포함하고, 상기 제1 크랙 유도용 공극은 상기 제2 외부 전극으로부터 진행되는 크랙의 진행 방향이 상기 제1 내부 전극과 떨어지게 유도하도록 배치될 수 있다.
다른 실시 예에 있어서, 상기 세라믹 본체의 측면에 배치되고, 상기 제1 내부 전극과 전기적으로 연결되는 제1 외부 전극; 상기 세라믹 본체의 상기 제1 외부 전극이 배치된 면과 대향하는 면에 배치되어 상기 제2 내부 전극과 전기적으로 연결되는 제2 외부 전극;을 포함하고, 상기 제2 크랙 유도용 공극은 상기 제1 외부 전극으로부터 진행되는 크랙의 진행 방향이 상기 제2 내부 전극과 떨어지게 유도하도록 배치될 수 있다.
다른 실시 예에 있어서, 상기 제1 크랙 유도용 공극은 상기 제1 유전체 층에 실선 또는 점선으로 배치되고, 상기 제2 크랙 유도용 공극은 상기 제2 유전체 층에 실선 또는 점선으로 배치될 수 있다.
본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터는 상부에 제1 및 제2 내부 전극이 배치되는 제1 유전체 층; 상기 제1 및 제2 내부 전극의 일부와 각각 오버랩되는 플로트 전극이 배치되는 제2 유전체 층; 및 상기 제1 유전체 층에 배치되며, 상기 제1 및 제2 내부 전극과 이격되어 형성되는 크랙 유도용 공극;을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 크랙 유도용 공극은 상기 플로트 전극을 지나는 크랙이 상기 제1 및 제2 내부 전극과 떨어지게 유도하도록 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 크랙 유도용 공극은 상기 제1 유전체 층에 실선 또는 점선으로 배치될 수 있다.
본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 제조 방법은 유전체 층을 마련하는 단계; 상기 유전체 층의 상부에 크랙 유도용 공극을 형성하기 위한 바인더를 형성하는 단계; 상기 유전체 층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계; 및 상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함할 수 있다.
일 실시 예에 있어서, 상기 바인더를 형성하는 단계는 하부에 형성되는 상기 바인더 간의 간격보다 상부에 형성되는 상기 바인더 간의 간격이 더 넓을 수 있다.
일 실시 예에 있어서, 상기 바인더를 형성하는 단계는 상기 바인더를 실선, 사각형의 점들이 나열된 점선 또는 원형의 점들이 나열된 점선으로 배치될 수 있다.
본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터의 제조 방법은 제1 유전체 층 및 홈이 형성된 제2 유전체 층을 마련하는 단계; 상기 제2 유전체 층을 상기 제1 유전체 층에 적층하여 복수의 하부 커버층을 형성하는 단계; 상기 홈에 크랙 유도용 공극을 형성하기 위한 바인더를 형성하는 단계; 상기 복수의 하부 커버층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계; 및 상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함할 수 있다.
다른 실시 예에 있어서, 상기 제2 유전체 층을 마련하는 단계는 세라믹 적층체의 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓도록 수행될 수 있다.
본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 제조 방법은 제1 유전체 층 및 제1 홈이 형성된 제2 유전체 층을 마련하는 단계; 상기 제2 유전체 층을 상기 제1 유전체 층에 적층하는 단계; 상기 제1 홈에 크랙 유도용 공극을 형성하기 위한 제1 바인더를 형성하는 단계; 상기 제2 유전체 층의 상부에 제2 홈이 형성된 제3 유전체 층을 형성하는 단계; 상기 제2 홈에 크랙 유도용 공극을 형성하기 위한 제2 바인더를 형성하는 단계; 적층된 상기 제1, 제2 및 제3 유전체 층을 압착하여 세라믹 적층체를 마련하는 단계; 및 상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 제1 홈의 간격보다 상기 제2 홈의 간격이 더 넓을 수 있다.
본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 제조 방법은 제1 유전체 층 및 홈이 형성된 제2 유전체 층을 마련하는 단계; 상기 제2 유전체 층을 제1 유전체 층에 적층하여 복수의 하부 커버층을 형성하는 단계; 및 상기 복수의 하부 커버층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계;를 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 홈이 형성된 제2 유전체 층을 마련하는 단계는 세라믹 적층체의 하부에 형성되는 상기 홈 간의 간격 다 상부에 형성되는 상기 홈 간의 간격이 더 넓도록 수행될 수 있다.
본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 제조 방법은 복수의 유전체 층을 마련하는 단계; 복수의 상기 유전체 층에 각각 크랙 유도용 공극을 형성하기 위한 홈을 형성하는 단계; 및 상기 홈이 형성된 복수의 유전체 층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계;를 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 홈을 형성하는 단계는 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓을 수 있다.
본 개시의 일 실시 예에 따른 적층 세라믹 커패시터는 크랙 유도용 공극이 형성된 유전체 층을 포함하고 있어 크랙의 진행 방향을 유도할 수 있다.
따라서 적층 세라믹 커패시터에 발생한 크랙이 단락이 발생하지 않는 방향으로 진행되도록 유도하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 적층 세라믹 커패시터의 개략적인 사시도를 도시한 것이다.
도 2는 도 1의 A-A`선의 단면도로서, 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 3a 및 3b는 도 2의 B 영역에 적층된 유전체 층의 여러 가지 실시 형태의 개략적인 평면도를 도시한 것이다.
도 4는 본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 5는 본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 6a 및 6b는 도 5의 내부 전극이 형성된 유전체 층의 여러 가지 실시 형태의 개략적인 평면도를 도시한 것이다.
도 7은 본 개시의 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 8은 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 9a 및 9b는 도 8의 내부 전극이 형성된 유전체 층의 여러 가지 실시 형태의 개략적인 평면도를 도시한 것이다.
도 10은 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 11은 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 방법을 개략적으로 도시한 것이다.
도 12는 도 11의 적층 세라믹 커패시터의 제조 방법 중 바인더가 형성되는 다양한 형상을 개략적으로 도시한 평면도이다.
도 13 내지 15는 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 다른 다양한 방법을 개략적으로 도시한 것이다.
도 16은 도 13 내지 15의 적층 세라믹 커패시터의 제조 방법 중 홈이 형성되는 다양한 형상을 개략적으로 도시한 평면도이다.
도 17은 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 또 다른 방법을 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
도 1은 본 개시의 적층 세라믹 커패시터의 개략적인 사시도를 도시한 것이고, 도 2는 도 1의 A-A`선의 단면도로서, 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 1 및 도 2를 참조하면 본 개시의 일 실시 예에 따른 적층 세라믹 커패시터(100)는 용량 형성 층(111), 상기 용량 형성 층(111)의 상부에 형성되는 상부 커버 층(112) 및 상기 용량 형성 층(111)의 하부에 형성되는 하부 커버 층(113)을 포함할 수 있다.
용량 형성 층(111), 상부 커버 층(112) 및 하부 커버 층(113)은 서로 적층, 압착 및 소결되어 세라믹 본체(110)를 형성할 수 있다.
용량 형성 층(111)은 내부 전극(121)이 형성된 유전체 층(122)을 적층하여 형성될 수 있다.
내부 전극(121)은 세라믹 본체(110)의 측면으로 노출될 수 있다.
세라믹 본체(110)의 일 측면에는 제1 외부 전극(131)이 형성될 수 있으며, 제1 외부 전극(131)이 형성된 면과 대향하는 면에 제2 외부 전극(132)이 형성될 수 있다.
내부 전극(121) 중 일부는 제1 외부 전극(131)과 전기적으로 연결되고, 나머지 일부는 제2 외부 전극(132)과 전기적으로 연결될 수 있다.
제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결된 내부 전극(121)은 서로 교대로 적층 됨으로써 적층 세라믹 커패시터의 용량을 형성할 수 있다.
도 2를 참조하면, 크랙 유도용 공극(200, 210)은 L1 및 L2 선을 따라서 배치될 수 있다.
크랙 유도용 공극(200, 210)이 없는 경우, 적층 세라믹 커패시터(100)에 충격이 가해져서 크랙이 발생하면 크랙이 내부 전극(122)으로 전파될 수 있다.
크랙이 내부 전극(122)으로 전파되는 경우, 전도성 이물질 등에 의해 단락이 발생할 수 있으며, 이에 따라 적층 세라믹 커패시터(100)의 신뢰성이 감소한다.
하지만 크랙 유도용 공극(200, 210)이 형성된 경우, 크랙의 진행 방향을 유도하여 크랙이 용량 형성 층(110)의 내측으로 진행하는 것을 방지할 수 있다.
즉, 도 2의 L1 및 L2의 선을 따라 크랙이 진행되어 서로 다른 극성을 가지는 내부 전극(122)이 단락되는 것을 방지할 수 있다.
도 2를 참조하면, 제1 및 제2 외부 전극(131, 132)는 상부 커버 층(112)의 일부로부터 용량 형성 층(111)의 측면을 덮어서 하부 커버 층(113)의 일부까지 덮도록 형성될 수 있다.
즉, 외부 전극(131, 132)은 용량 형성 층(111)으로부터 상부 커버 층(112) 및 하부 커버층(113)의 일부까지 연장되어 형성될 수 있다.
이와 같이 상부 커버 층(112) 및 하부 커버 층(113)의 일부를 덮은 부분을 밴드(Band)라 한다.
적층 세라믹 커패시터(100)에 충격이 가해져서 크랙이 발생하는 경우, 외부 전극(131, 132)이 연장되어 형성된 끝부분에 응력이 집중되어 해당 부분에 크랙이 발생할 가능성이 높아 진다.
따라서 도 2와 같이, 크랙 유도용 공극(200, 210)을 외부 전극(131, 132)이 연장되어 형성된 끝부분으로부터 L1 및 L2를 따라 하부 커버 층(113)의 측면에 가까워지도록 배치함으로써, 충격에 의해 발생하는 크랙의 진행 방향을 상기 하부 커버 층의 측면으로 유도할 수 있다.
도 3a 및 3b는 도 2의 B 영역에 적층된 유전체 층의 여러 가지 실시 형태의 개략적인 평면도를 도시한 것이다.
도 3a를 참조하면 크랙 유도용 공극(201-203, 211-113)은 하부 커버 층(113)에 하나 이상 형성될 수 있다.
하부 커버 층(113)은 도 3a에 도시된 복수의 유전체 층을 적층하여 형성된다.
유전체 층을 적층하기 전에 각 유전체 층에 크랙 유도용 공극(201-203, 211-213)이 형성된다.
도 3a를 참조하면, 크랙 유도용 공극(201-203, 211-213)은 하부에 위치하는 유전체 층보다 상부에 위치하는 유전체 층이 측면에 더욱 가깝게 형성됨을 알 수 있다.
이와 같이, 크랙 유도용 공극(201-203, 211-213)의 위치를 조절하여 크랙의 진행 방향을 유도할 수 있다.
크랙 유도용 공극(201-203, 211-213)은 도 3a와 같이 실선으로 형성될 수 있다.
도 3b를 참조하면 크랙 유도용 공극(201-203, 211-213)은 하부 커버 층(113)에 점선으로 형성될 수 있다.
크랙 유도용 공극(201-203, 211-213)이 실선 또는 점선으로 형성되는 것은 적층 세라믹 커패시터가 사용되는 환경에 따라 달라질 수 있다.
도 4를 참조하면, 적층 세라믹 커패시터(100')는 하부 커버 층(113)의 두께가 상부 커버 층(112)의 두께에 비해 두꺼울 수 있다.
하부 커버 층(113)이 상부 커버 층(112)보다 두꺼워지는 경우, 적층 세라믹 커패시터(100')의 어쿠스틱 노이즈를 감소시킬 수 있다.
하부 커버 층(113)에는 크랙 유도용 공극(200', 210')이 형성된다.
크랙 유도용 공극(200', 210')은 적층 세라믹 커패시터(100')에 충격이 가해져서 크랙이 발생한 경우에 크랙의 진행 방향을 유도할 수 있다.
예를 들어, 크랙 유도용 공극(200', 210')은 용량 형성 층(111)으로 가까워질수록 하부 커버 층(113)의 측면에 가까워지도록 배치될 수 있다.
한편, 하부 커버 층(113)이 상부 커버 층(112)에 비해 두꺼운 경우, 상기 L1 및 L2의 각도가 앞서 도 1에 도시된 실시 예의 경우 보다 커질 수 있어서, 공극의 크랙 유도 효과가 향상되는 이점이 있다.
도 5는 본 개시의 다른 실시 예에 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 5를 참조하여 본 개시의 다른 실시예에 따른 적층 세라믹 커패시터에 대해 살펴보면, 상부에 제1 내부 전극(121a)이 배치되는 제1 유전체 층(122a); 상부에 제2 내부 전극(121b)이 배치되는 제2 유전체 층(122b); 상기 제1 유전체 층(122a) 및 상기 제2 유전체 층(122b)이 교대로 적층된 세라믹 본체(110); 상기 제1 유전체 층(122a)에 형성되며, 상기 제1 내부 전극(121a)과 이격되어 형성되는 제1 크랙 유도용 공극(301-304); 및 상기 제2 유전체 층(122b)에 형성되며, 상기 제2 내부 전극(121b)과 이격되어 형성되는 제2 크랙 유도용 공극(311-313);을 포함할 수 있다.
제1 크랙 유도용 공극(301-304)은 제1 내부 전극(121a)에 이격되어 형성되기 때문에 크랙이 제2 내부 전극(121b)을 지나는 경우에도 제1 내부 전극(121a)에 닿지 않는다.
이와 마찬가지로, 제2 크랙 유도용 공극(311-313)은 제2 내부 전극(121b)에 이격되어 형성되기 때문에 크랙이 제1 내부 전극(121a)을 지나는 경우에도 제2 내부 전극(121b)에 닿지 않는다.
즉, 제1 크랙 유도용 공극(301-304)은 충격에 의해 발생하는 크랙의 진행 방향이 상기 제1 내부 전극(121a)과 이격되도록 유도하고, 제2 크랙 유도용 공극(311-313)은 충격에 의해 발생하는 크랙의 진행 방향이 상기 제2 내부 전극(122b)과 이격되도록 유도하게 된다.
따라서 크랙이 발생한 경우에도 제1 내부 전극(121a)과 제2 내부 전극(121b) 사이에 단락이 발생하는 것을 방지하여, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
도 5를 참조하면, 본 개시의 다른 실시예에 따른 적층 세라믹 커패시터은 상기 세라믹 본체(110)의 측면에 배치되고, 상기 제1 내부 전극(121a)과 전기적으로 연결되는 제1 외부 전극(131)을 더 포함하고, 상기 세라믹 본체(110)의 상기 제1 외부 전극(131)이 배치된 면과 대향하는 면에 배치되어 상기 제2 내부 전극과 전기적으로 연결되는 제2 외부 전극(132)를 더 포함할 수 있다.
외부 전극(131, 132)이 형성되는 경우, 세라믹 본체(110)의 측면뿐만 아니라 인접하는 면으로 외부 전극(131, 132)이 연장되어 형성되는데, 이러한 연장되는 외부 전극(131, 132)을 밴드(Band)라 한다.
밴드가 형성되어 있는 경우, 적층 세라믹 커패시터에 충격이 가해졌을 때, 크랙은 주로 밴드의 끝 단에서 발생하게 된다.
예를 들어, 적층 세라믹 커패시터에 충격이 가해지면 제1 외부 전극(131)의 연장 형성된 부분의 끝 단에서 크랙이 발생하여 진행하게 되는데, 이러한 크랙이 세라믹 본체(110)의 중심부 쪽으로 진행하게 되면, 제1 외부 전극(131)과 제2 내부 전극(121b)이 서로 단락될 가능성이 높다.
따라서, 도 5와 같이 제1 외부 전극(131)의 연장 형성된 부분의 끝 단에서 발생한 크랙이 세라믹 본체(110)의 중심부를 기준으로 L3의 바깥쪽으로 진행하도록 제2 크랙 유도용 공극(311-313)을 형성할 수 있다.
이와 마찬가지로, 제2 외부 전극(132)의 연장 형성된 부분의 끝 단에서 발생한 크랙이 세라믹 본체(110)의 중심부를 기준으로 L4의 바깥쪽으로 진행하도록 제1 크랙 유도용 공극(301-304)을 형성할 수 있다.
제1 크랙 유도용 공극(301-304) 또는 제2 크랙 유도용 공극(311-313)은 크랙의 진행 방향을 유도하여 적층 세라믹 커패시터에 단락이 발생하는 것을 예방하여, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
도 6a 및 6b는 도 5의 내부 전극이 형성된 유전체 층의 여러 가지 실시 형태의 개략적인 평면도를 도시한 것이다.
도 6a 및 6b는 용량 형성 층(111)의 유전체 층(122a, 122b)를 적층 순서대로 나열한 것이다.
도 6a 및 6b를 참조하면, 제1 내부 전극(121a)이 형성되는 제1 유전체 층(122a)과 제2 내부 전극(121b)이 형성되는 제2 유전체 층(122b)이 서로 교대로 배열되어 있는 것을 알 수 있다.
도 6a를 보면, 제1 크랙 유도용 공극(303, 304)는 제1 내부 전극(121a)과 이격되어 형성되며, 제2 크랙 유도용 공극(312, 313)은 제2 내부 전극(121b)과 이격되어 형성되며 실선으로 형성되는 것을 알 수 있다.
도 6b를 보면, 제1 크랙 유도용 공극(303`, 304`)는 제1 내부 전극(121a)과 이격되어 형성되며, 제2 크랙 유도용 공극(312`, 313`)은 제2 내부 전극(121b)과 이격되어 형성되며 점선으로 형성되는 것을 알 수 있다.
크랙 유도용 공극이 실선 또는 점선으로 형성되는 것은 적층 세라믹 커패시터가 사용되는 환경에 따라 달라질 수 있다.
도 7을 참조하면, 제1 및 제2 크랙 유도용 공극(310', 300')은 제1 및 제2 외부 전극(131, 132)의 연장 형성된 부분의 끝 단에서 발생한 크랙이 용량 형성층(111)의 제1 및 제2 크랙 유도용 공극(310, 300)까지 유도되도록, 용량형성층(111)에서 하부 커버층(113)을 통해 L3 및 L4를 따라 세라믹 본체(110)의 저면에까지 연장되게 형성될 수 있다. 이때, 제1 및 제2 크랙 유도용 공극(310, 300, 310', 300')은 상하방향으로 직선 형태가 될 수 있다.
도 8은 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터의 개략적인 단면도를 도시한 것이다.
도 8을 참조하면, 본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터는 상부에 제1 및 제2 내부 전극(123, 124)이 배치되는 제1 유전체 층(126a); 상기 제1 및 제2 내부 전극(123, 124)의 일부와 각각 오버랩되는 플로트 전극(125)이 배치되는 제2 유전체 층(126b); 및 상기 제1 유전체 층(126a)에 배치되며, 상기 제1 및 제2 내부 전극(123, 124)과 이격되어 형성되는 크랙 유도용 공극(400);을 포함할 수 있다.
본 개시의 또 다른 실시 예에 따른 적층 세라믹 커패시터는 플로트 전극(125)을 포함하고 있어 고전압 및 저용량의 특성을 가질 수 있다.
크랙 유도용 공극(400)은 제1 및 제2 내부 전극(123, 124)과 이격되어 있기 때문에 적층 세라믹 커패시터에 충격이 가해졌을 때, 크랙의 진행 방향이 제1 및 제2 내부 전극(123, 124)에 접하지 않도록 유도할 수 있다.
따라서 적층 세라믹 커패시터에서 단락이 발생하는 것을 방지하여, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
도 9a 및 9b는 도 8의 내부 전극 및 플로트 전극이 형성된 각 유전체 층의 여러 가지 실시 형태의 개략적인 평면도를 도시한 것이다.
도 9a 및 9b를 참조하면, 플로트 전극(125)이 형성된 제2 유전체 층(126b)에는 크랙 유도용 공극이 형성되지 않으며, 제1 유전체 층(126a)에만 크랙 유도용 공극(401~403)이 형성됨을 알 수 있다.
크랙 유도용 공극(401~403)은 제1 및 제2 내부 전극(124, 125)와 일정 간격이 이격되어 형성되며, 이에 따라 크랙이 진행할 때에 크랙과 제1 및 제2 내부 전극(123, 124)이 서로 만나지 않도록 크랙의 진행 방향을 유도할 수 있다.
도 9a를 보면 크랙 유도용 공극(402, 404)는 실선으로 형성되는 것을 알 수 있으며, 도 9b를 보면 크랙 유도용 공극(402`, 404`)는 점선으로 형성되는 것을 알 수 있다.
크랙 유도용 공극이 실선 또는 점선으로 형성되는 것은 적층 세라믹 커패시터가 사용되는 환경에 따라 달라질 수 있다.
도 10을 참조하면, 크랙 유도용 공극(400')은 세라믹 본체(110)의 저면에서 발생한 크랙이 용량 형성층(111)의 크랙 유도용 공극(400)까지 유도되도록, 용량형성층(111)에서 하부 커버층(113)을 통해 L5를 따라 세라믹 본체(110)의 저면에까지 연장되게 형성될 수 있다. 이때, 크랙 유도용 공극(400, 400')은 상하방향으로 직선 형태가 될 수 있다.
도 11은 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 방법을 개략적으로 도시한 것이다.
도 11을 참조하여 하부 커버층(113)에 크랙 유도용 공극을 형성하는 방법에 대하여 설명하도록 한다.
먼저, 유전체 층(510)을 마련(도 11a)할 수 있다.
유전체 층(510)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체 층(510)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
그 후, 크랙 유도용 공극을 형성하기 위한 바인더(521, 522)를 유전체 층(510) 상에 형성(도 11b)시킬 수 있다.
상기 바인더(521, 522)는 가소 과정 또는 열처리를 통해 제거될 수 있는 물질을 이용할 수 있으며, 예를 들어, 유기 바인더를 이용할 수 있으나, 이에 제한되는 것은 아니다.
도 11c를 참조하면, 바인더(521, 522)를 형성한 후, 다시 그 위에 유전체 층(511)을 형성할 수 있다.
유전체 층(511)위에는 다시 바인더(523, 524)를 형성시킬 수 있으며, 이때 형성되는 바인더는 하부에 위치하는 바인더(521, 522)보다 조금 더 넓은 간격을 가지도록 형성될 수 있다.
바인더(521, 522)를 형성시킨 후, 유전체 층(512)를 형성시키고 새로운 바인더(525, 526)을 형성시킬 수 있다.
유전체 층이 적절한 높이로 적층될 때까지 상기한 공정을 반복할 수 있다.
적층된 유전체 층을 압착하여 세라믹 적층체를 마련(도 11d) 할 수 있다.
세라믹 적층체를 가소 또는 열처리하여 내부에 형성된 바인더를 제거(탈바인더)하여 크랙 유도용 공극(200, 210)을 형성할 수 있다.
도 12는 도 11의 적층 세라믹 커패시터의 제조 방법 중 바인더가 형성되는 다양한 형상을 개략적으로 도시한 평면도이다.
도 12를 참조하면, 바인더는 실선(도 12a), 사각형의 점선(도 12b) 또는 원형의 점선(도 12c)의 형태를 가지도록 형성될 수 있다.
바인더의 형태에 따라 크랙 유도용 공극의 형상이 결정되기 때문에, 필요에 따라 적절히 형상을 변경할 수 있다.
도 13 내지 14는 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 다른 다양한 방법을 개략적으로 도시한 것이다.
도 13을 참조하면, 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 방법은 제1 유전체 층(610) 및 홈(611a)이 형성된 제2 유전체 층(611)을 마련하는 단계(도 13a); 상기 제2 유전체 층(611)을 제1 유전체 층(610)에 적층하여 복수의 하부 커버층(612)를 형성하는 단계(도 13b); 상기 홈(611a)에 크랙 유도용 공극을 형성하기 위한 바인더(521, 522)를 형성하는 단계(도 13c); 상기 복수의 하부 커버층(612)를 적층 및 압착하여 세라믹 적층체(615)를 마련하는 단계(도 13d-13f); 및 상기 세라믹 적층체(615)를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계(도 13g);를 포함할 수 있다.
크랙이 세라믹 적층체의 측면으로 진행하도록 유도하기 위해 상기 홈(611a)이 형성된 제2 유전체 층(611)을 마련하는 단계는 세라믹 적층체의 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓도록 수행될 수 있다.
도 14을 참조하면, 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 방법은 제1 유전체(610) 층 및 제1 홈(611a)이 형성된 제2 유전체 층(611)을 마련하는 단계(도 14a); 상기 제2 유전체 층을 제1 유전체 층에 적층하는 단계(도 14b); 상기 제1 홈(611a)에 크랙 유도용 공극을 형성하기 위한 제1 바인더(521, 522)를 형성하는 단계(도 14c); 상기 제2 유전체 층(611)의 상부에 제2 홈(616a)이 형성된 제3 유전체 층(616)을 형성하는 단계(도 14d); 상기 제2 홈(616a)에 크랙 유도용 공극을 형성하기 위한 제2 바인더(523, 524)를 형성하는 단계; 적층된 상기 제1, 제2 및 제3 유전체 층(610, 611, 616)을 압착하여 세라믹 적층체를 마련하는 단계; 및 상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함할 수 있다.
크랙이 세라믹 적층체의 측면으로 진행하도록 유도하기 위해 상기 제1 홈(611a)의 간격 보다 상기 제2 홈(616a)의 간격이 더 넓게 형성될 수 있다.
도 15를 참조하면, 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 방법은 제1 유전체 층(610) 및 홈(611a)이 형성된 제2 유전체 층(611)을 마련하는 단계(도 15a); 상기 제2 유전체 층(611)을 상기 제1 유전체 층(610)에 적층하여 복수의 하부 커버층(612)을 형성하는 단계(도 15b, 15c); 및 상기 복수의 하부 커버층(612)를 적층 및 압착하여 세라믹 적층체를 마련하는 단계(도 15d, 15e);를 포함할 수 있다.
크랙이 세라믹 적층체의 측면으로 진행하도록 유도하기 위해 상기 홈(611a)이 형성된 제2 유전체 층(611)을 마련하는 단계는 세라믹 적층체의 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓도록 수행될 수 있다.
도 16은 도 13 내지 15의 적층 세라믹 커패시터의 제조 방법 중 홈이 형성되는 다양한 형상을 개략적으로 도시한 평면도이다.
도 16을 참조하면, 홈은 실선(도 16a), 사각형의 점선(도 16b) 또는 원형의 점선(도 16c)의 형태를 가지도록 형성될 수 있다.
홈의 형태에 따라 크랙 유도용 공극의 형상이 결정되기 때문에, 필요에 따라 적절히 형상을 변경할 수 있다.
도 17은 본 개시의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 또 다른 방법을 개략적으로 도시한 것이다.
도 17을 참조하면, 적층 세라믹 커패시터의 제조 방법 중 크랙 유도용 공극을 형성하는 방법은 복수의 유전체 층(611, 616)을 마련하는 단계; 복수의 상기 유전체 층(611)에 각각 크랙 유도용 공극을 형성하기 위한 홈(611a, 616a)을 형성하는 단계; 및 상기 홈(611a, 616a)이 형성된 복수의 유전체 층(611, 616)을 적층 및 압착하여 세라믹 적층체(612)를 마련하는 단계;를 포함할 수 있다.
크랙이 세라믹 적층체의 측면으로 진행하도록 유도하기 위해 상기 홈을 형성하는 단계는 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓을 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형할 수 있다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 본체
131, 132: 외부 전극
111: 용량 형성 층
112: 상부 커버 층
113: 하부 커버층
200, 210, 300, 310, 400: 크랙 유도용 공극

Claims (28)

  1. 유전체 층 및 상기 유전체 층에 배치되는 내부 전극을 포함하는 용량 형성 층;
    상기 용량 형성 층의 하부에 배치되는 하부 커버 층;
    상기 용량 형성 층의 상부에 배치되는 상부 커버 층; 및
    상기 하부 커버 층의 내측에 배치되는 복수의 크랙 유도용 공극;을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 하부 커버 층의 두께는 상기 상부 커버 층의 두께에 비해 두꺼운 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 크랙 유도용 공극은 상기 용량 형성 층으로 가까워질수록 상기 하부 커버 층의 측면에 가까워지도록 배치되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 하부 커버 층의 일부로부터 상기 용량 형성 층을 덮도록 형성되어 상기 내부 전극과 전기적으로 연결되는 외부 전극을 더 포함하고,
    상기 크랙 유도용 공극은 상기 외부 전극이 연장 형성된 끝부분으로부터 상기 용량 형성 층으로 가까워질수록 상기 하부 커버 층의 측면에 가까워지도록 배치 되는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 크랙 유도용 공극은 충격에 의해 발생하는 크랙의 진행 방향을 상기 하부 커버 층의 측면으로 유도하도록 배치되는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 크랙 유도용 공극은 상기 하부 커버 층에 실선 또는 점선으로 배치되는 적층 세라믹 커패시터.
  7. 상부에 제1 내부 전극이 배치되는 제1 유전체 층;
    상부에 제2 내부 전극이 배치되는 제2 유전체 층;
    상기 제1 유전체 층 및 상기 제2 유전체 층이 교대로 적층된 세라믹 본체;
    상기 제1 유전체 층에 형성되며, 상기 제1 내부 전극과 이격되는 제1 크랙 유도용 공극; 및
    상기 제2 유전체 층에 형성되며, 상기 제2 내부 전극과 이격되는 제2 크랙 유도용 공극;을 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제1 크랙 유도용 공극은 충격에 의해 발생하는 크랙의 진행 방향이 상기 제1 내부 전극과 떨어지게 유도하도록 배치되는 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 제2 크랙 유도용 공극은 충격에 의해 발생하는 크랙의 진행 방향이 상기 제2 내부 전극과 떨어지게 유도하도록 배치되는 적층 세라믹 커패시터.
  10. 제7항에 있어서,
    상기 세라믹 본체의 측면에 배치되고, 상기 제1 내부 전극과 전기적으로 연결되는 제1 외부 전극;
    상기 세라믹 본체의 상기 제1 외부 전극이 배치된 면과 대향하는 면에 배치되어 상기 제2 내부 전극과 전기적으로 연결되는 제2 외부 전극;을 포함하고,
    상기 제1 크랙 유도용 공극은 상기 제2 외부 전극으로부터 진행되는 크랙의 진행 방향이 상기 제1 내부 전극과 떨어지게 유도하도록 배치되는 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 세라믹 본체의 측면 및 상기 제1 내부 전극과 전기적으로 연결되는 제1 외부 전극;
    상기 세라믹 본체의 상기 제1 외부 전극이 배치된 면과 대향하는 면에 배치되어 상기 제2 내부 전극과 전기적으로 연결되는 제2 외부 전극;을 포함하고,
    상기 제2 크랙 유도용 공극은 상기 제1 외부 전극으로부터 진행되는 크랙의 진행 방향이 상기 제2 내부 전극과 떨어지게 유도하도록 배치되는 적층 세라믹 커패시터.
  12. 제7항에 있어서,
    상기 제1 크랙 유도용 공극은 상기 제1 유전체 층에 실선 또는 점선으로 배치되고,
    상기 제2 크랙 유도용 공극은 상기 제2 유전체 층에 실선 또는 점선으로 배치되는 적층 세라믹 커패시터.
  13. 제7항에 있어서,
    상기 제1 및 제2 크랙 유도용 공극은 상기 제1 및 제2 내부 전극과 상기 제1 및 제2 유전체층을 포함하는 용량 형성층에서 상기 용량 형성층의 하부에 배치되는 하부 커버층을 통해 세라믹 본체의 저면에까지 연장되게 형성되는 적층 세라믹 커패시터.
  14. 상부에 제1 및 제2 내부 전극이 배치되는 제1 유전체 층;
    상기 제1 및 제2 내부 전극의 일부와 각각 오버랩되는 플로트 전극이 배치되는 제2 유전체 층; 및
    상기 제1 유전체 층에 배치되며, 상기 제1 및 제2 내부 전극과 이격되어 형성되는 크랙 유도용 공극;을 포함하는 적층 세라믹 커패시터.
  15. 제14항에 있어서,
    상기 크랙 유도용 공극은 상기 플로트 전극을 지나는 크랙이 상기 제1 및 제2 내부 전극과 떨어지게 유도하도록 배치되는 적층 세라믹 커패시터.
  16. 제14항에 있어서,
    상기 크랙 유도용 공극은 상기 제1 유전체 층에 실선 또는 점선으로 배치되는 적층 세라믹 커패시터.
  17. 제14항에 있어서,
    상기 크랙 유도용 공극은 상기 제1 및 제2 내부 전극과 플로트 전극 및 상기 제1 및 제2 유전체층을 포함하는 용량 형성층에서 상기 용량 형성층의 하부에 배치되는 하부 커버층을 통해 세라믹 본체의 저면에까지 연장되게 형성되는 적층 세라믹 커패시터.
  18. 유전체 층을 마련하는 단계;
    상기 유전체 층의 상부에 크랙 유도용 공극을 형성하기 위한 바인더를 형성하는 단계;
    상기 유전체 층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계; 및
    상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  19. 제18항에 있어서,
    상기 바인더를 형성하는 단계는 하부에 형성되는 상기 바인더 간의 간격보다 상부에 형성되는 상기 바인더 간의 간격이 더 넓은 적층 세라믹 커패시터의 제조 방법.
  20. 제18항에 있어서,
    상기 바인더를 형성하는 단계는 상기 바인더를 실선, 사각형의 점들이 나열된 점선 또는 원형의 점들이 나열된 점선으로 배치하는 적층 세라믹 커패시터의 제조 방법.
  21. 제1 유전체 층 및 홈이 형성된 제2 유전체 층을 마련하는 단계;
    상기 제2 유전체 층을 상기 제1 유전체 층에 적층하여 복수의 하부 커버층을 형성하는 단계;
    상기 홈에 크랙 유도용 공극을 형성하기 위한 바인더를 형성하는 단계;
    상기 복수의 하부 커버층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계; 및
    상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  22. 제21항에 있어서,
    상기 제2 유전체 층을 마련하는 단계는 세라믹 적층체의 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓도록 수행되는 적층 세라믹 커패시터의 제조 방법
  23. 제1 유전체 층 및 제1 홈이 형성된 제2 유전체 층을 마련하는 단계;
    상기 제2 유전체 층을 상기 제1 유전체 층에 적층하는 단계;
    상기 제1 홈에 크랙 유도용 공극을 형성하기 위한 제1 바인더를 형성하는 단계;
    상기 제2 유전체 층의 상부에 제2 홈이 형성된 제3 유전체 층을 형성하는 단계;
    상기 제2 홈에 크랙 유도용 공극을 형성하기 위한 제2 바인더를 형성하는 단계;
    적층된 상기 제1, 제2 및 제3 유전체 층을 압착하여 세라믹 적층체를 마련하는 단계; 및
    상기 세라믹 적층체를 열처리하여 상기 바인더를 제거하여 크랙 유도용 공극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 홈의 간격보다 상기 제2 홈의 간격이 더 넓은 적층 세라믹 커패시터의 제조 방법.
  25. 제1 유전체 층 및 홈이 형성된 제2 유전체 층을 마련하는 단계;
    상기 제2 유전체 층을 제1 유전체 층에 적층하여 복수의 하부 커버층을 형성하는 단계; 및
    상기 복수의 하부 커버층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  26. 제25항에 있어서,
    상기 홈이 형성된 제2 유전체 층을 마련하는 단계는 세라믹 적층체의 하부에 형성되는 상기 홈 간의 간격 다 상부에 형성되는 상기 홈 간의 간격이 더 넓도록 수행되는 적층 세라믹 커패시터의 제조 방법
  27. 복수의 유전체 층을 마련하는 단계;
    복수의 상기 유전체 층에 각각 크랙 유도용 공극을 형성하기 위한 홈을 형성하는 단계; 및
    상기 홈이 형성된 복수의 유전체 층을 적층 및 압착하여 세라믹 적층체를 마련하는 단계;를 포함하는 적층 세라믹 커패시터의 제조 방법.
  28. 제27항에 있어서,
    상기 홈을 형성하는 단계는 하부에 형성되는 상기 홈 간의 간격보다 상부에 형성되는 상기 홈 간의 간격이 더 넓은 적층 세라믹 커패시터의 제조 방법.
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