KR20140003139A - 적층 세라믹 전자부품 및 그 제조 방법 - Google Patents

적층 세라믹 전자부품 및 그 제조 방법 Download PDF

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KR20140003139A
KR20140003139A KR1020120070910A KR20120070910A KR20140003139A KR 20140003139 A KR20140003139 A KR 20140003139A KR 1020120070910 A KR1020120070910 A KR 1020120070910A KR 20120070910 A KR20120070910 A KR 20120070910A KR 20140003139 A KR20140003139 A KR 20140003139A
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박민철
안영규
박상수
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삼성전기주식회사
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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 세라믹 본체; 상기 세라믹 본체의 내부에 형성되며, 두께 방향으로 적층된 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 제1 적층부; 상기 세라믹 본체의 내부에 형성되며, 폭 방향으로 적층된 유전체층와 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 제2 적층부;를 포함할 수 있다.

Description

적층 세라믹 전자부품 및 그 제조 방법{MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 전압 인가시 압전현상에 의한 부품의 변형을 최소화할 수 있는 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품은 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 전자부품도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
하지만, 강유전체를 재료로 사용하는 적층 세라믹 전자부품의 압전 현상에 의한 진동음(acoustic noise)이 일부 전자장치에서 심각하게 문제되고 있다.
이러한 진동음은 적층 세라믹 전자부품이 실장되는 전자장치의 소음 발생의 원인이 되는 문제가 있다.
또한, 상기 적층 세라믹 전자 부품을 기판에 실장할 경우, 적층 세라믹 전자부품에 인가된 전압에 의한 진동으로 기판이 진동하는 현상이 발생할 수 있다.
종래에는 상기 문제점을 해결하기 위하여 내부전극과 기판이 서로 수직하도록 적층 세라믹 전자부품을 실장하는 방법을 사용하였다.
일본 특허공개공보 2011-151224
본 발명은 전압 인가시 압전현상에 의한 부품의 변형을 최소화할 수 있는 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 세라믹 본체; 상기 세라믹 본체의 내부에 형성되며, 두께 방향으로 적층된 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 제1 적층부; 상기 세라믹 본체의 내부에 형성되며, 폭 방향으로 적층된 유전체층와 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 제2 적층부;를 포함할 수 있다.
상기 제2 적층부는 상기 제1 적층부의 상부 또는 하부에 형성될 수 있다.
또한, 상기 복수의 제1 적층부 및 제2 적층부가 교대로 적층되어 형성될 수 있다.
상기 세라믹 본체의 외주면에 형성되며, 상기 제1 및 제2 적층부의 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함할 수 있다.
상기 제1 적층부 및 상기 제2 적층부 사이에 유전체층을 더 포함할 수 있다.
또한, 상기 세라믹 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서, 상기 제1 적층부의 제1 및 제2 내부전극이 적층된 적층 두께를 ta, 상기 제2 적층부의 내부전극의 두께 방향 길이를 tc로 규정할 때, 0.8≤tc/ta≤1.2를 만족할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품 제조방법은 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 내부전극이 형성된 그린시트를 적층하여 제1 적층부 및 제2 적층부를 형성하는 단계; 상기 제1 적층부의 내부전극과 상기 제2 적층부의 내부전극이 서로 수직하도록 상기 제1 및 제2 적층부를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체를 절단하여 세라믹 본체를 형성하는 단계;를 포함할 수 있다.
상기 제1 및 제2 적층부의 내부전극과 전기적으로 연결되도록 상기 세라믹 본체의 외주면에 도전성 페이스트를 도포하여 외부전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 압전 현상에 의한 기판 진동과 진동음을 저감할 수 있다.
도 1은 본 발명의 일 실시형태를 설명하기 위한 적층 세라믹 커패시터의 개략적인 사시도이다.
도 2는 도 1의 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 A-A' 방향으로 절단한 단면도이다.
도 3은 도 1의 본 발명의 일 실시예에 다른 적층 세라믹 커패시터를 길이방향에서 절단한 폭-두께 방향의 단면도이다.
도 4는 본 발명의 다른 실시형태를 설명하기 위한 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.
도 3은 도 1의 적층 세라믹 커패시터를 길이(L) 방향에서 절단한 폭 - 두께(W-T) 방향의 단면도이다.
본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
도 1 내지 3을 참조하면, 본 발명의 실시예에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110) 및 외부전극(121,122)을 포함할 수 있다. 세라믹 본체(110)는 직육면체 형상을 가질 수 있다.
세라믹 본체(100)는 제1 적층부(C1)와 제2 적층부(C2)를 포함할 수 있다.
상기 제1 적층부(C1)는 복수의 유전체층(125)이 두께 방향(T)으로 적층되어 형성될 수 있다. 상기 제2 적층부(C2)는 복수의 유전체층(125)이 폭 방향(W)으로 적층되어 형성될 수 있다. 세라믹 본체(110)를 구성하는 복수의 유전체층(125)은 소성된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
여기서, 유전체층(125)은 높은 유전율을 갖는 세라믹 분말로 형성될 수 있으며, 상기 세라믹 분말은 이에 제한되는 것은 아니나, 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다.
상기 유전체층(125)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
세라믹 본체(110)의 내부에는 제1 및 제2 내부 전극(131, 132)이 형성될 수 있다. 내부 전극(131, 132)은 유전체층(125) 상에 형성되고 소성에 의하여 하나의 유전체층(125)을 사이에 두고, 유전체층(125)의 적층 방향에 따라 대향 배치될 수 있다.
따라서, 복수의 유전체층이 두께 방향(T)으로 적층되어 형성된 상기 제1 적층부(C1)는 두께 방향(T)에 따라 대향 배치된 제1 및 제2 내부전극(131,132)을 포함할 수 있다.
또한, 복수의 유전체층이 폭 방향(W)으로 적층되어 형성된 상기 제2 적층부(C2)는 폭 방향(W)에 따라 대향 배치된 제1 및 제2 내부전극(131,132)을 포함할 수 있다.
즉, 제1 적층부(C1)에 포함된 제1 및 제2 내부전극(131,132)의 대향면과 제2 적층부(C2)에 포함된 제1 및 제2 내부전극(131,132)의 대향면은 서로 수직할 수 있다.
상기 제1 및 제2 적층부(C1,C2)에 포함된 제1 내부전극(131)은 일단이 세라믹 본체(110)의 일면으로 노출되고, 제2 내부전극(132)은 상기 제1 내부전극(131)의 노출된 일단과 길이방향(L)으로 대향하는 일단이 상기 세라믹 본체(110)의 일면과 길이방향(L)으로 대향하는 타면으로 노출되도록 형성될 수 있다.
제1 및 제2 내부 전극(131, 132)은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유할 수 있다. 내부 전극층은 유전체층을 이루는 세라믹 그린시트의 일면에 니켈(Ni) 등의 금속분말이 포함된 도전성 페이스트를 소정의 패턴으로 인쇄함으로써 형성될 수 있다.
본 실시예에서, 상기 제2 적층부(C2)는 상기 제1 적층부(C1)의 상면 또는 하면에 형성될 수 있으며, 복수의 제1 및 제2 적층부(C1,C2)가 교대로 적층되어 형성될 수 있다.
상기 제1 적층부(C1) 및 제2 적층부(C2) 사이에 소정의 두께(d)를 갖는 유전체층(125)이 형성될 수 있다.
본 실시예에서 상기 세라믹 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면(W-T)에서, 상기 제1 적층부의 제1 및 제2 내부전극이 적층된 적층 두께를 ta, 상기 세라믹 본체의 두께 방향으로 상기 제2 적층부의 내부전극의 길이를 측정한 것을 tc로 규정할 때, 0.8≤tc/ta≤1.2를 만족할 수 있다.
적층 세라믹 커패시터에 전압을 인가하는 경우, 적층 세라믹 커패시터가 진동할 수 있으며, tc/ta가 0.8 미만이거나 1.2를 초과하는 경우, 진동 시 발생하는 적층 세라믹 커패시터의 진폭 변위량 중 최대 변위량이 커질 수 있다.
외부전극(121, 122)은 세라믹 본체(110)의 서로 대향하는 양측면에 형성되는 제1 외부전극(121) 및 제2 외부전극(122)을 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 및 제2 외부전극(121)은 세라믹 본체(110)의 양 단의 외주면을 덮도록 형성될 수 있다.
제1 외부전극(121) 및 제2 외부전극(122)은 서로 전기적으로 분리될 수 있다. 제1 외부전극(121)은 세라믹 본체(110)의 일면으로 노출되는 제1 내부전극(131)의 일단과 전기적으로 연결되고, 제2 외부전극(122)은 세라믹 본체(110)의 상기 일면과 길이방향에서 대향하는 다른 면으로 노출되는 제2 내부전극(132)의 일단과 전기적으로 연결될 수 있다. 이로써 외부전극(121, 122)은 외부단자 역할을 할 수 있다.
외부전극(121, 122)은 구리(Cu) 또는 구리 합금(Cu alloy) 등을 이용하여 형성될 수 있다.
세라믹 본체(110)는 복수의 제1 내부전극(131) 및 복수의 제2 내부전극(132)이 적층방향으로 중첩되는 부분에 용량이 형성될 수 있으며, 그 외의 부분은 용량이 형성되는 부분을 보호하는 역할을 할 수 있다. 이하에서는 상기 중첩되는 부분을 용량 형성부 및 용량 형성부 이외의 부분을 마진부로 칭하기로 한다.
상기 세라믹 본체(110)에 전압을 인가하면, 압전 현상에 의해 상기 세라믹 본체(110)에 왜곡 변형이 일어난다. 이러한 왜곡 변형은 상기 용량 형성부에 의해 발생한다. 세라믹 본체의 왜곡 변형은 진동 소음(Aucoustic Noise)을 발생시킨다.
특히, 제1 및 제2 내부전극(131, 132)이 회로기판의 면과 평행하게 되도록 상기 적층 본체(110)를 실장하면, 상기 세라믹 본체(110)에서 발생되는 왜곡 변형이 최대가 되는 지점은 상기 세라믹 본체(110)의 중앙부분이 된다.
왜곡 변형은 팽창과 수축을 반복하는데 세라믹 본체(110)의 상면 및 하면이 각각 위, 아래로 팽창할 경우, 상기 세라믹 본체(110)의 네 측면은 상기 세라믹 본체(110)의 안쪽으로 수축하게 된다. 이와 반대로 상기 세라믹 본체(110)의 상면 및 하면이 각각 아래, 위로 수축할 경우, 상기 세라믹 본체(110)의 네 측면은 상기 세라믹 본체(110)의 바깥쪽으로 팽창하게 된다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(131,132)이 회로기판의 면과 평행하게 되도록 적층된 제1 적층부(C1)와 제1 및 제2 내부전극(131,132)이 회로기판의 면과 수직하게 되도록 적층된 제2 적층부(C2)를 하나의 세라믹 본체(110) 내에 형성함으로써, 각 적층부에서 발생하는 왜곡 변형을 서로 상쇄시킬 수 있다.
아래의 표 1은 비교예와 실시예 간, 상기 세라믹 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면(W-T)에서, 상기 제1 적층부의 제1 및 제2 내부전극이 적층된 적층 두께 ta와 상기 제2 적층부의 내부전극의 두께 방향 길이 tc의 비에 따른 최대 변위량을 비교한 표이다.
최대 변위량은 적층 세라믹 커패시터 진동 시 좌우 진폭 변위량에 있어서 최대치를 규정하는 것이며, 최대 변위량 비는 1005 사이즈 적층 세라믹 커패시터 적용 시 적층 세라믹 커패시터의 길이와 최대 변위량의 비이다.
tc/ta 최대 변위량(nm) 최대 변위량비(%)
1* 0.2 6.5 90.3
2* 0.4 4.6 63.9
3* 0.6 3.4 47.2
4 0.8 1.2 16.7
5 1.0 0.7 9.7
6 1.2 1.8 25.0
7* 1.4 3.8 52.8
8* 1.6 5.5 75.4
*비교예
[표 1]에 따르면, tc/ta가 0.8 미만이거나 1.2를 초과하는 경우, 최대 변위량이 3.4nm 이상으로 커지는 것을 알 수 있다.
즉, [표 1]에 따르면, tc/ta가 0.8 내지 1.2인 경우 최대 변위량비가 9.7 내지 25%로 작으며, 바람직하게는 tc와 ta가 동일한 경우 진폭 변위량이 가장 작다.
또한, 상기 마진부는 상기 세라믹 본체(110)의 왜곡 변형을 억제시키는 역할을 한다. 본 실시예에서 제1 적층부(C1)와 제2 적층부(C2) 사이에 형성된 유전체층(125)의 두께(d)를 크게 할수록 왜곡 변형을 효과적으로 억제할 수 있다.
즉, 전압 인가시 발생하는 압전 현상에 의한 왜곡 변형을 효과적으로 억제할 수 있으며, 상기 세라믹 본체와 회로 기판의 진동이 저감하여 어쿠스틱 노이즈가 감소하게 된다.
도 4는 본 발명의 다른 실시형태를 설명하기 위한 적층 세라믹 커패시터의 제조 공정도이다.
도 4의 (a)를 참조하면, 우선 유전체를 포함하는 세라믹 그린시트를 마련할 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도 4의 (b)를 참조하면, 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다. 상기 금속 페이스트는 특별히 제한되지 않으며, 상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
도 4의 (c) 및 (d)를 참조하면, 내부전극 패턴이 형성된 그린시트를 적층하여 제1 적층부 및 제2 적층부를 형성할 수 있다.
상기 제2 적층체는 바(bar)형태로 절단하여 제2 적층체의 내부전극이 상기 제1 적층체의 내부전극과 수직하게 배치되도록, 제1 적층체의 상부 또는 하부 중 적어도 한 면에 적층하여 세라믹 적층체를 형성할 수 있다.
도 4의 (e) 및 (f)와 같이, 상기 세라믹 적층체를 절단하여 세라믹 본체를 형성한 후 상기 세라믹 본체의 외주면에 외부전극을 형성할 수 있다.
상기 외부전극은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 외부전극은 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
세라믹 본체에 외부전극을 형성한 후 도금하는 공정을 거쳐 적층 세라믹 커패시터를 제작할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
110: 세라믹 본체 121, 122: 제1 및 제2 외부전극
131, 132: 제1 및 제2 내부전극 C1, C2: 제1 및 제2 적층부
125: 유전체층

Claims (8)

  1. 세라믹 본체;
    상기 세라믹 본체의 내부에 형성되며, 두께 방향으로 적층된 유전체층과 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 제1 적층부; 및
    상기 세라믹 본체의 내부에 형성되며, 폭 방향으로 적층된 유전체층와 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극을 포함하는 제2 적층부;를 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제2 적층부는 상기 제1 적층부의 상부 또는 하부에 형성되는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 복수의 제1 적층부 및 제2 적층부가 교대로 적층되어 형성되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 본체의 외주면에 형성되며, 상기 제1 및 제2 적층부의 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하는 적층 세라믹 전자부품.
  5. 상기 제1 적층부 및 상기 제2 적층부 사이에 유전체층을 더 포함하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 세라믹 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
    상기 제1 적층부의 제1 및 제2 내부전극이 적층된 적층 두께를 ta, 상기 제2 적층부의 내부전극의 두께 방향 길이를 tc로 규정할 때, 0.8≤tc/ta≤1.2를 만족하는 적층 세라믹 전자부품.
  7. 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 내부전극이 형성된 그린시트를 적층하여 제1 적층부 및 제2 적층부를 형성하는 단계;
    상기 제1 적층부의 내부전극과 상기 제2 적층부의 내부전극이 서로 수직하도록 상기 제1 및 제2 적층부를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 절단하여 세라믹 본체를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법.
  8. 제6항에 있어서,
    상기 제1 및 제2 적층부의 내부전극과 전기적으로 연결되도록 상기 세라믹 본체의 외주면에 도전성 페이스트를 도포하여 외부전극을 형성하는 단계를 더 포함하는 적층 세라믹 전자부품의 제조방법.
KR1020120070910A 2012-06-29 2012-06-29 적층 세라믹 전자부품 및 그 제조 방법 KR20140003139A (ko)

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