WO2012023334A1 - 積層型セラミック電子部品 - Google Patents

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WO2012023334A1
WO2012023334A1 PCT/JP2011/063460 JP2011063460W WO2012023334A1 WO 2012023334 A1 WO2012023334 A1 WO 2012023334A1 JP 2011063460 W JP2011063460 W JP 2011063460W WO 2012023334 A1 WO2012023334 A1 WO 2012023334A1
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WO
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ceramic
layered
portions
cylindrical
high porosity
Prior art date
Application number
PCT/JP2011/063460
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English (en)
French (fr)
Inventor
浩一郎 森田
Original Assignee
太陽誘電株式会社
今井　敦史
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Publication date
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Priority to JP2012529515A priority patent/JPWO2012023334A1/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Definitions

  • the present invention relates to a multilayer ceramic electronic component including a multilayer ceramic capacitor.
  • FIG. 1 shows the appearance of a conventional multilayer ceramic capacitor widely known as a multilayer ceramic electronic component
  • FIG. 2 (Sa) shows a cross section taken along the line Sa-Sa in FIG. 1
  • FIG. FIG. 2 shows a cross section taken along the line Sb-Sb in FIG.
  • L in FIG. 1 represents a length
  • W represents a width
  • H represents a height.
  • This multilayer ceramic capacitor 10 includes a sintered chip 11 having a substantially rectangular parallelepiped shape in which a large number (20 in the figure) of layered conductor parts 11b are disposed in a ceramic part 11a, and the length direction of the sintered chip 11 And a pair of external terminals 12 provided at both ends.
  • the ceramic portion 11a constituting the sintered chip 11 includes a large number (19 in the figure) of layered ceramic portions 11a1 existing between the layered conductor portions 11b and a cylindrical ceramic portion existing so as to surround the entire periphery of the layered conductor portion 11b. 11a2.
  • the edge of the odd-numbered layered conductor portion 11b from the top is electrically connected to one external terminal 12, and the even-numbered layered conductor portion 11b from the top. Is connected to the other external terminal 12 electrically.
  • the sintered chip 11 of the multilayer ceramic capacitor 10 usually includes a ceramic green sheet on which an unsintered layered conductor part is formed and a ceramic green sheet on which an unsintered layered conductor part is not formed in a predetermined order. After obtaining unsintered chips by stacking and crimping, the unsintered chips are put into a firing furnace and simultaneously sintered with the unsintered layered conductor portion and the ceramic green sheet. . In this firing step, a difference occurs in the behavior of thermal expansion and contraction between the unsintered layered conductor portion and the ceramic green sheet, so that the produced fired chip 11 tends to have delamination and residual stress. .
  • the multilayer ceramic capacitor 10 is generally mounted on a circuit board or the like by reflow soldering, when the sintered chip 11 has delamination and residual stress, the delamination is caused by thermal shock received during reflow soldering. In addition, the residual stress may be increased and cracks may occur in the sintered chip 11.
  • Such delamination and residual stress are caused by the interface BF1 (not shown) between each layered ceramic portion 11a1 and each layered conductor portion 11b, and the two outermost layered conductor portions 11b and the cylindrical ceramic portion 11a2. It tends to be present at the interface BF2 (not shown in the figure) between the uppermost layered conductor portion 11b and the lowermost layered conductor portion 11b.
  • Patent Document 1 discloses a multilayer ceramic capacitor 10 ′ in which a sintered chip has no delamination and residual stress.
  • the structure of this multilayer ceramic capacitor 10 ' is shown in FIGS. 3 (A) and 3 (B).
  • the multilayer ceramic capacitor 10 ′ has substantially the same configuration as the multilayer ceramic capacitor 10.
  • the presence rate of the pores 11c in the upper and lower portions of the cylindrical ceramic portion 11a2 of the ceramic portion 11a constituting the sintered chip 11 is directed inward from the upper and lower surfaces of the cylindrical ceramic portion 11a. It is getting higher.
  • the pore 11c is formed by eliminating the binder contained in the ceramic green sheet in the firing step.
  • the upper and lower portions of the cylindrical ceramic portion 11a2 are composed of a plurality of ceramic green sheets, and by increasing the binder content of the plurality of ceramic green sheets toward the inside from the top and bottom surfaces, the presence rate of the pores 11c is increased to the inside. Make it higher as you go.
  • the presence rate of the pores 11c in the left and right portions of the cylindrical ceramic portion 11a2 is the same as the presence rate of the pores in the layered ceramic portion 11a1.
  • This multilayer ceramic capacitor 10 ' is configured such that the abundance ratio of the pores 11c in the upper and lower portions of the cylindrical ceramic portion 11a2 of the ceramic portion 11a constituting the sintered chip 11 increases from the upper and lower surfaces toward the inside. Therefore, even if delamination and residual stress are increased by reflow soldering or the like and stress is transmitted from the interface BF2 to the upper and lower portions of the cylindrical ceramic portion 11a2, this stress transmission is mainly performed in the two outermost layers. It is suppressed to some extent by the group of pores 11c adjacent to the conductor portion 11b.
  • the presence rate of the pores 11c in the left and right portions of the cylindrical ceramic portion 11a2 is the same as the presence rate of the pores in the layered ceramic portion 11a1, and therefore, due to thermal shock received during reflow soldering or the like.
  • the delamination and residual stress are increased and a stress that cleaves the interfaces BF1 and BF2 is generated, the stress is directly transmitted to the left and right portions of the cylindrical ceramic portion 11a2.
  • the multilayer ceramic capacitor 10 ′ when the multilayer ceramic capacitor 10 ′ generates stress that cleaves each of the interfaces BF1 and BF2 due to the increase of the delamination and residual stress due to thermal shock received during reflow soldering or the like, the stress is generated in the tube. As is the case with the multilayer ceramic capacitor 10, there is a risk that cracks will occur in the left and right portions of the ceramic portion 11a2.
  • An object of an embodiment of the present invention is to provide a laminate that can reliably prevent cracks from being generated in a sintered chip due to a thermal shock received during reflow soldering even when the sintered chip has delamination and residual stress. It is to provide a type ceramic capacitor.
  • a multilayer ceramic electronic component includes a sintered chip having a substantially rectangular parallelepiped shape in which a large number of layered conductor portions are arranged facing each other in a ceramic portion. Is divided into a large number of layered ceramic parts existing between the layered conductor parts and a cylindrical ceramic part surrounding the entire layered conductor part, the cylindrical ceramic part of the ceramic part is The surface of the cylindrical ceramic portion has a high porosity portion that has a porosity higher than the porosity of the cylindrical ceramic portion and includes at least two layered portions facing each side edge of each layered conductor portion. Contains so as not to be exposed from.
  • the delamination and residual stress are increased by thermal shock received during reflow soldering, etc., so that each layered ceramic portion and each layered conductor portion And the stress that cleaves the interface between the cylindrical ceramic portion and the outermost two layered conductor portions, the stress is expressed as “each side edge of each layered conductor portion of the cylindrical ceramic portion. There is a risk that cracks may occur in the portion transmitted to the “facing portion”.
  • the cylindrical ceramic portion of the multilayer ceramic electronic component has a porosity higher than the porosity of the cylindrical ceramic portion, and at least two layered portions facing each side edge of each layered conductor portion. Since the high porosity portion is provided so as not to be exposed from the surface of the cylindrical ceramic portion, the delamination and residual stress are increased by the thermal shock received during reflow soldering, etc., so that each interface is cleaved. Even if a large amount of stress occurs, the fact that the stress is transmitted to the “portion facing each side edge of each layered conductor portion” of the cylindrical ceramic portion is “high porosity” facing each side edge of each layered conductor portion. It is possible to effectively suppress the stress based on the stress dispersion action and the stress buffering action due to the “two layered parts”.
  • the sintered chip even when the sintered chip has delamination and residual stress, it is possible to reliably prevent the sintered chip from being cracked by a thermal shock received during reflow soldering.
  • FIG. 1 is an external view of a conventional multilayer ceramic capacitor.
  • 2 (Sa) is a sectional view taken along the line Sa-Sa in FIG. 1
  • FIG. 3 (A) is a cross-sectional view corresponding to FIG. 2 (Sa).
  • FIG. 2B is a cross-sectional view corresponding to FIG.
  • FIG. 4 is a cross-sectional view corresponding to FIG. 2 (Sa) of the multilayer ceramic capacitor (first embodiment) according to the present invention.
  • FIG. 5 is a cross-sectional view corresponding to FIG.
  • FIG. 6 is a diagram for explaining a method of manufacturing the multilayer ceramic capacitor (first embodiment) shown in FIGS. 4 and 5.
  • FIG. 7 is a cross-sectional view corresponding to FIG. 2 (Sa) of the multilayer ceramic capacitor according to the present invention (second embodiment).
  • FIG. 8 is a cross-sectional view corresponding to FIG. 2 (Sb) of the multilayer ceramic capacitor according to the present invention (second embodiment).
  • FIGS. 4 and 5 show a multilayer ceramic capacitor according to an embodiment of the present invention.
  • 4 is a cross-sectional view corresponding to FIG. 2 (Sa)
  • FIG. 5 is a cross-sectional view corresponding to FIG. 2 (Sb).
  • FIGS. 4 and 5 the same components as those shown in FIGS. 1, 2 (Sa) and 2 (Sb) are shown in FIGS. 1, 2 (Sa) and 2 ( The description will be made using the same reference numerals as those used in Sb).
  • the multilayer ceramic capacitor 10-1 includes a substantially rectangular parallelepiped sintered chip 11 and a pair of external terminals 12 provided at both ends of the sintered chip 11 in the length direction.
  • the sintered chip 11 has a ceramic part 11a and a large number (20 in the figure) of layered conductor parts 11b arranged to face each other in the ceramic part 11a.
  • the ceramic portion 11a can be divided into a large number (19 in the figure) of layered ceramic portions 11a1 existing between the layered conductor portions 11b and a cylindrical ceramic portion 11a2 that surrounds the entire periphery of the layered conductor portion 11b.
  • the edge of the odd-numbered layered conductor portion 11b from the top is electrically connected to one external terminal 12, and the edge of the even-numbered layered conductor portion 11b from the top is the other external terminal. It is electrically connected to the terminal 12.
  • the upper and lower portions and the left and right portions of the cylindrical ceramic portion 11a2 of the ceramic portion 11a have a substantially uniform thickness T11a2.
  • the “upper and lower portions” of the cylindrical ceramic portion 11a2 face the outer surfaces of the two outermost layered conductor portions 11b (that is, the uppermost layered conductor portion 11b and the lowermost layered conductor portion 11b).
  • This means a portion, and the “left and right portions” of the cylindrical ceramic portion 11a2 may mean portions facing the left and right side edges of each layered conductor portion 11b.
  • the cylindrical ceramic portion 11a2 includes a cylindrical high porosity portion 11d that is integrally provided with layered portions 11d1, 11d2, 11d3, and 11d4.
  • the layered portions 11d1 and 11d2 have a void ratio higher than that of the cylindrical ceramic portion 11a2, and face the left and right side edges of each layered conductor portion 11b.
  • the layered portions 11d3 and 11d4 face the outer surfaces of the two outermost layered conductor portions 11b (that is, the uppermost layered conductor portion 11b and the lowermost layered conductor portion 11b).
  • the four layered portions 11d1 to 11d4 have a substantially equal thickness T11d and a substantially equal length L11d.
  • the thickness T11d is smaller than the thickness T11a2 of the cylindrical ceramic portion 11a2, and the length L11d is It is smaller than the length L11 of the sintered chip 11 (tubular ceramic portion 11a2). Since each of the layered portions 11d1 to 11d4 is located at the approximate center in the thickness direction of the left and right portions and the upper and lower portions of the cylindrical ceramic portion 11a2, the high porosity portion 11d is not exposed from the surface of the ceramic portion 11a. And it is not in contact with each layered conductor part 11b.
  • the porosity of the four layered portions 11d1 to 11d4 is, for example, 2 to 20%, but is not limited thereto. Further, the porosity of the cylindrical ceramic portion 11a2 excluding the high porosity portion 11d is smaller than the porosity of the high porosity portion 11d, for example, less than 2%, but is not limited thereto. Further, the high porosity portion 11d is a portion where pores are unevenly distributed. The diameter of the pore is, for example, approximately 0.1 to 3.0 ⁇ m, but is not limited thereto.
  • the thickness (T11a2) of the cylindrical ceramic portion 11a2 may be uneven, and the thickness (T11d) of each of the layered portions 11d1 to 11d4 may be uneven.
  • the positions of the respective layered portions 11d1 to 11d4 may be slightly deviated from the center of the thickness (T11a2) of the cylindrical ceramic portion 11a2.
  • the lengths (L11d) of the respective layered portions 11d1 to 11d4 may be unequal, and the lengths (L11d) of the respective layered portions 11d1 to 11d4 are the same as those of the sintered chip 11. It may be substantially the same as the length L11.
  • the ceramic green sheets for the first to third ceramic green sheets GS1 to GS3 are common, and are prepared by applying a pre-prepared ceramic slurry to a predetermined thickness by a coating method using a die coater, a doctor blade or the like, and drying it. Is done.
  • the unsintered layered conductor portions LCP1 and LCP2 are produced by printing a conductor paste prepared in advance on a ceramic green sheet by a printing method such as screen printing or gravure printing and then drying.
  • the ceramic slurry is obtained by mixing a dielectric ceramic powder, a solvent, a binder, and an additive.
  • the dielectric ceramic powder one having BaTiO 3 as a main component and having a total amount of Mg and Mn converted to an element ratio of less than 0.20 mol% can be used.
  • BaTiO 3 , MgO, Mn 3 O 4 , Ho 2 O 3 and SiO 2 are used in an element ratio of Ba of 48.92 mol%, Ti of 48.92 mol%, Mg of 0.08 mol%, and Mn of 0.08 mol. %, Ho is 1.00 mol%, and Si is 1.00 mol%.
  • the conductor paste is obtained by mixing metal powder, a solvent, a binder, and an additive.
  • Ni powder can be used as the metal powder.
  • the first to third ceramic green sheets GS1 to GS3 are stacked in the order shown in FIG.
  • the multilayer ceramic capacitor 10-1 (the number of the layered conductor portions 11b is 20) is obtained in 1608 sizes (the standard length dimension is 1.6 mm and the standard width and height dimensions are 0.8 mm)
  • the first to The third ceramic green sheets GS1 to GS3 have a length of about 1.6 mm and a width of about 0.8 mm, and 10 each of the first and second ceramic green sheets GS1 and GS2 are used.
  • both portions are configured such that the thickness of the upper and lower portions of the cylindrical portion existing so as to surround the entire periphery of the unsintered layered conductor portions LCP1 and LCP2 is substantially the same as the margin. 3 Adjust the number of ceramic green sheets GS3 used.
  • a large-sized first to third ceramic green sheets each having a plurality of layered conductor portions LCP1 and LCP2 are prepared, and the laminated pressure-bonded product is divided into chip sizes.
  • a sintered chip may be obtained.
  • the unsintered chip obtained as described above is put into a firing furnace and the unsintered layered conductor portions LCP1 and LCP2 and ceramic green sheets (GS1 to GS3) are simultaneously sintered in a reducing atmosphere.
  • a temperature rise rate higher than a conventional temperature rise rate (usually 100 to 500 ° C./h), for example, 2000 to 3000 ° C./h is set, and firing is performed at about 1200 ° C. for 2 hours. It may be.
  • the sintering proceeds from the surface of the unsintered chip, and at the same time, the heat from the layered conductor portions LCP1 and LCP2 that are unsintered or in the middle of sintering. Sintering proceeds from the inside of the unsintered chip by conduction, and heat is applied unevenly inside the unsintered chip. As a result, the sintering progress speed varies depending on the location in the unsintered chip, and as a result, it becomes possible to obtain a sintered structure having the above-described cylindrical high porosity portion 11d.
  • the ceramic part 11a is made using a dielectric ceramic powder in which the total amount of Mg and Mn is a predetermined amount, for example, less than 0.20 mol%. For this reason, it is possible to limit the effect of suppressing the grain growth by Mg and Mn, so that a phenomenon occurs in which pores gather in a layered manner at the approximate center of the thickness T11a2 of the upper, lower, left and right portions of the cylindrical ceramic portion 11a2 of the ceramic portion 11a A high porosity portion 11d as shown in FIGS. 4 and 5 is formed. In this case, oxides of Ba, Mg, Ho and Si contained in the ceramic green sheets (GS1 to GS3) constituting the unsintered chips are segregated in the high porosity portion 11d.
  • the thickness of the upper and lower portions and the left and right portions is about It was confirmed that a high porosity portion 11d (each layered portion 11d1 to 11d4) having a thickness T11d of 30 ⁇ m was formed at substantially the center in the thickness direction of the cylindrical ceramic portion 11a2 formed to 0.2 mm.
  • pores having a diameter of approximately 0.1 to 3.0 ⁇ m are gathered in the high porosity portion 11d (each of the layered portions 11d1 to 11d4) without unevenness, and pores are substantially formed in portions other than the high porosity portion 11d. It was confirmed that it did not exist. Further, the porosity of the high porosity portion 11d (each of the layered portions 11d1 to 11d4) is in the range of 2 to 20%, and the porosity of the cylindrical ceramic portion 11a2 excluding the high porosity portion 11d is less than 2%. I was able to confirm.
  • a terminal paste equivalent to the above-described conductor paste is applied to both ends of the sintered chip 11 in the length direction by a coating method such as a dip method, and this is sintered by a baking process.
  • a pair of external terminals 12 is produced.
  • the external terminal 12 can be produced by forming another kind of metal film on the sintered film by a plating method such as electrolytic plating.
  • the multilayer ceramic capacitor 10-1 is generally mounted on a circuit board or the like by reflow soldering. Therefore, when the sintered chip 11 has delamination and residual stress, the delamination and residual stress may be increased by thermal shock received during reflow soldering, and cracks may occur in the sintered chip 11. Since this stress is mainly transmitted to the left and right portions of the cylindrical ceramic portion 11a2 as described above, the stress that causes cracks tends to concentrate on the left and right portions.
  • the cylindrical ceramic portion 11a2 includes the cylindrical high porosity portion 11d, it is received during reflow soldering or the like. Even if a stress that cleaves the interfaces BF1 and BF2 is generated by increasing the delamination and residual stress due to thermal shock, the “two layered portions with high porosity” facing the left and right side edges of each layered conductor portion 11b. 11d1 and 11d2 "can prevent this stress from being transmitted to the left and right portions of the cylindrical ceramic portion 11a2.
  • the pore group existing in each of the layered portions 11d1 and 11d2 has a stress dispersing action and a stress buffering action.
  • the stress transmitted to each of the layered portions 11d1 and 11d2 is dispersed by the pore group included in each of the layered portions 11d1 and 11d2, and transmission to the left and right portions of the cylindrical ceramic portion 11a2 is suppressed.
  • the transmission of stress from the interface BF2 to the upper and lower portions of the cylindrical ceramic portion 11a2 is suppressed by “two layered portions 11d3 and 11d4 having a high porosity”.
  • the high porosity portion 11d is formed so as not to be exposed from the surface of the ceramic portion 11a. For this reason, it is possible to prevent moisture from entering from the outside through the pores of the high porosity portion 11d and causing deterioration of the characteristics of the multilayer ceramic capacitor 10-1 due to the penetration of moisture.
  • the multilayer ceramic capacitor 10-1 according to the embodiment of the present invention is excellent in the moisture resistance characteristics before and after mounting and also in the heat cycle characteristics.
  • the two layered portions 11d1 and 11d2 are formed so as not to contact the respective layered conductor portions 11b. As a result, it is possible to prevent the occurrence of cracks due to contact between the left and right side edges of each layered conductor portion 11b and the layered portions 11d1 and 11d2 of the high porosity portion 11d.
  • the porosity of the high porosity portion 11d is in the range of 2 to 20%, and the porosity of the cylindrical ceramic portion 11a2 excluding the high porosity portion 11d is less than 2%. It is in. Therefore, in the portion excluding the high porosity portion 11d of the cylindrical ceramic portion 11a2, rigidity deterioration due to the generated pore group hardly occurs. Since the portion excluding the high porosity portion 11d of the cylindrical ceramic portion 11a2 surrounds the high porosity portion 11d, the high porosity portion 11d is prevented from being cracked due to thermal shock, external force application, or the like. be able to.
  • the oxides of Ba, Mg, Ho, and Si segregate in the high porosity portion 11d, so that the rigidity of the high porosity portion 11d is increased by these oxides, and the heat It is possible to more effectively avoid the occurrence of cracks in the high porosity portion 11d due to impact or external force application.
  • FIGS. 7 and 8 show a multilayer ceramic capacitor according to another embodiment of the present invention.
  • FIG. 7 is a sectional view corresponding to FIG. 2 (Sa), and FIG. 8 corresponds to FIG. 2 (Sb). It is sectional drawing.
  • FIGS. 7 and 8 the same components as those shown in FIGS. 1, 2 (Sa) and 2 (Sb) are shown in FIGS. 1, 2 (Sa) and 2 ( The description will be made using the same reference numerals as those used in Sb).
  • a multilayer ceramic capacitor 10-2 according to another embodiment of the present invention is different from the multilayer ceramic capacitor 10-1 in the following points. That is, the multilayer ceramic capacitor 10-2 includes 24 layered conductor portions 11b, and the cylindrical ceramic portion 11a2 has a thickness T11a2-1 of the left and right portions larger than a thickness T11a2-2 of the upper and lower portions. It is formed as follows.
  • the high porosity portion 11d ' is constituted by two layered portions 11d1 and 11d2 facing the left and right side edges of each layered conductor portion 11b.
  • the left and right portions of the cylindrical ceramic portion 11a2 have a substantially equal thickness T11a2-1, and the upper and lower portions have a substantially equal thickness T11a2-2.
  • the thickness T11a2-2 of the upper and lower portions is smaller than the thickness T11a2-1 of the left and right portions.
  • This cylindrical ceramic portion 11a2 is It has a higher porosity than the cylindrical ceramic portion 11a2, and includes a high porosity portion 11d 'having two layered portions 11d1 and 11d2 facing the left and right side edges of each layered conductor portion 11b. .
  • the two layered portions 11d1 and 11d2 are formed to have a substantially equal thickness T11d 'and have the same length L11d'.
  • the thickness T11d ' is smaller than the left and right portions T11a2-1 of the cylindrical ceramic portion 11a2, and the length L11d' is smaller than the length L11 of the sintered chip 11 (tubular ceramic portion 11a2).
  • Each of the layered portions 11d1 and 11d2 has a thickness T11a2 of the left and right portions of the cylindrical ceramic portion 11a2 so that the high porosity portion 11d ′ is not exposed from the surface of the ceramic portion 11a and is not in contact with each layered conductor portion 11b. -1 is formed at the approximate center.
  • the porosity of the two layered portions 11d1 and 11d2 constituting the high porosity portion 11d ' is in the range of 2 to 20%, for example. Further, the porosity of the cylindrical ceramic portion 11a2 excluding the high porosity portion 11d 'is smaller than the porosity of the high porosity portion 11d', for example, less than 2%. Further, the high porosity portion 11d 'is a portion where pores are unevenly distributed, and the diameter of the pores is generally in the range of 0.1 to 3.0 ⁇ m.
  • the thickness (T11a2-1) of the left and right portions of the cylindrical ceramic portion 11a2 may be uneven, and the thickness (T11d ′) of each of the layered portions 11d1 and 11d2 is uneven.
  • the positions of the respective layered portions 11d1 and 11d2 may be slightly deviated from the center of the thickness (T11a2-1) of the left and right portions of the cylindrical ceramic portion 11a2.
  • the lengths (L11d ′) of the respective layered portions 11d1 and 11d2 may be unequal, and the lengths (L11d ′) of the respective layered portions 11d1 and 11d2 are the length of the sintered chip 11. It may be substantially the same as the length L11.
  • first to third ceramic green sheets GS1 to GS3 are prepared in the same manner as in the method of manufacturing the multilayer ceramic capacitor 10-1.
  • the first to third ceramic green sheets GS1 to GS3 are stacked in the order shown in FIG.
  • the lengths of the first to third ceramic green sheets GS1 to GS3 are about 1.times.
  • the width is about 0.8 mm and the number of used first and second ceramic green sheets GS1 and GS2 is 12, respectively.
  • a cylindrical portion existing in the unsintered chip so as to surround the entire periphery of the unsintered layered conductor portions LCP1 and LCP2 (the cylindrical ceramic portion of the sintered chip 11 shown in FIGS. 7 and 8). 11a2) in order to make the thickness of the left and right portions substantially equal, for example, about 0.2 mm on the left and right sides of the unsintered layered conductor portions LCP1 and LCP2 formed on the first and second ceramic green sheets GS1 and GS2. Try to leave a margin of width.
  • the thickness of the upper and lower portions of the cylindrical portion that surrounds the entire periphery of the unsintered layered conductor portions LCP1 and LCP2 is, for example, about 0.1 mm so as to be smaller than the margin. Further, the number of used third ceramic green sheets GS3 constituting both portions is adjusted.
  • the unsintered chip obtained as described above is put into a firing furnace, and the temperature rising rate is set to, for example, 2000 to 3000 ° C./h in a reducing atmosphere, and at about 1200 ° C. for 2 hours.
  • Unsintered layered conductor portions LCP1 and LCP2 and ceramic green sheets (GS1 to GS3) are simultaneously sintered to obtain a sintered chip 11.
  • the ceramic portion 11a is formed using a dielectric ceramic powder in which the total amount of Mg and Mn is a predetermined amount, for example, less than 0.20 mol%. For this reason, since the inhibitory action of grain growth by Mg and Mn can be limited, pores are easily generated in the cylindrical ceramic portion 11a2.
  • a cylindrical portion (cylindrical ceramic portion 11a2 of the sintered chip 11 shown in FIGS. 7 and 8) exists so as to surround the entire circumference of the unsintered layered conductor portions LCP1 and LCP2.
  • the thickness of the upper and lower portions of the upper and lower portions is set to a predetermined thickness, for example, 80 ⁇ m or less, so that no clear pore layer is formed in the upper and lower portions, whereas the thickness T11a2-1 of the right and left portions is approximately
  • the pores can be assembled in layers.
  • a high porosity portion 11d 'as shown in FIGS. 7 and 8 is formed.
  • oxides of Ba, Mg, Ho and Si contained in the ceramic green sheets (GS1 to GS3) constituting the unsintered chips are segregated in the high porosity portion 11d '.
  • the thickness of the left and right portions thereof was about 0.2 mm.
  • a high porosity portion 11d ′ (each layered portion 11d1 and 11d2) having a thickness T11d ′ of 30 ⁇ m is formed at substantially the center in the thickness direction of the left and right portions of the cylindrical ceramic portion 11a2 formed to 2 mm, and It was confirmed that the high porosity portion 11d was not formed on the upper and lower portions of the cylindrical ceramic portion 11a2.
  • pores having a diameter of approximately 0.1 to 3.0 ⁇ m are gathered in the high porosity portion 11d ′ (each of the layered portions 11d1 and 11d2) without deviation, and pores other than the high porosity portion 11d ′ are disposed in the pores. It was confirmed that was not substantially present. Further, the porosity of the high porosity portion 11d ′ (each of the layered portions 11d1 and 11d2) is in the range of 2 to 20%, and the porosity of the cylindrical ceramic portion 11a2 excluding the high porosity portion 11d is less than 2%. I was able to confirm that
  • a pair of external terminals 12 are prepared at both ends of the sintered chip 11 in the length direction.
  • the method of forming the external terminal 12 is the same as that of the multilayer ceramic capacitor 10-1.
  • the high porosity portion 11d is formed on the left and right portions of the cylindrical ceramic portion 11a2 of the ceramic portion 11a constituting the sintered chip 11. Therefore, even if a stress that cleaves each of the interfaces BF1 and BF2 due to the increase of the delamination and residual stress due to the thermal shock received during reflow soldering or the like occurs, the “high porosity 2 The two layered portions 11d1 and 11d2 "can prevent this stress from being transmitted to the left and right portions of the cylindrical ceramic portion 11a2.
  • the porosity of the high porosity portion 11d ' is in the range of 2 to 20%, and the porosity of the cylindrical ceramic portion 11a2 excluding the high porosity portion 11d' is less than 2%. Accordingly, in the portion excluding the high porosity portion 11d 'of the cylindrical ceramic portion 11a2, rigidity deterioration due to the generated pore group hardly occurs. Since the portion excluding the high porosity portion 11d ′ of the cylindrical ceramic portion 11a2 surrounds the high porosity portion 11d ′, cracks are caused in the high porosity portion 11d due to thermal shock or external force addition. Can be prevented.
  • the oxides of Ba, Mg, Ho, and Si segregate in the high porosity portion 11d ′, so that the rigidity of the high porosity portion 11d is enhanced by these oxides. This is the same as in the case of the multilayer ceramic capacitor 10-1.
  • the embodiments of the present invention are not limited to the modes explicitly described above, and various modifications can be made to the modes specifically disclosed in this specification.
  • the number of the layered conductor portions 11b can be arbitrarily changed.
  • the present invention can also be applied to electronic parts other than multilayer ceramic capacitors, such as piezoelectric elements and coil elements.
  • 10-1, 10-2 multilayer ceramic capacitor, 11 ... sintered chip, 11a ... ceramic part, 11a1 ... layered ceramic part of ceramic part, 11a2 ... cylindrical ceramic part of ceramic part, 11b ... layered conductor part, 11d , 11d '... high porosity portion, 11d1, 11d2, 11d3, 11d4 ... layered portion of high porosity portion.

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Abstract

【課題】焼結チップがデラミネーション及び残留応力を有する場合でも、リフローハンダ付け時等に受ける熱衝撃によって該焼結チップにクラックが発生することを確実に防止できる積層型セラミック電子部品を提供する。 【解決手段】積層型セラミックコンデンサ１０-１は、セラミック部１１ａの筒状セラミック部分１１ａ２に、該筒状セラミック部分１１ａ２の空隙率よりも高い空隙率を有し、且つ、各層状導体部１１ｂの左右側縁と向き合う２つの層状部分１１ｄ１及び１１ｄ２と、最も外側の２つの層状導体部１１ｂの外側面と向き合う２つの層状部分１１ｄ３及び１１ｄ４とを一体に備えた筒形状の高空隙率部分１１ｄを、セラミック部１１ａの表面から露出しないように含んでいる。

Description

積層型セラミック電子部品
　本発明は、積層型セラミックコンデンサを含む積層型セラミック電子部品に関する。
　図１は積層型セラミック電子部品として広く知られている従来の積層型セラミックコンデンサの外観を示し、図２（Ｓａ）は図１のＳａ－Ｓａ線に沿う断面を示し、図２（Ｓｂ）は図１のＳｂ－Ｓｂ線に沿う断面を示す。因みに、図１のＬは長さを、Ｗは幅を、Ｈは高さをそれぞれ表している。
　この積層型セラミックコンデンサ１０は、セラミック部１１ａ内に多数（図中は２０）の層状導体部１１ｂが向き合って配置された略直方体形状の焼結チップ１１と、該焼結チップ１１の長さ方向の両端部に設けられた１対の外部端子１２とを備えている。焼結チップ１１を構成するセラミック部１１ａは、層状導体部１１ｂ間に存する多数（図中は１９）の層状セラミック部分１１ａ１と、層状導体部１１ｂ全体の周囲を囲むにように存する筒状セラミック部分１１ａ２とに区分できる。焼結チップ１１を構成する多数の層状導体部１１ｂのうち、上から奇数番目の層状導体部１１ｂの端縁は一方の外部端子１２に電気的に接続され、上から偶数番目の層状導体部１１ｂの端縁は他方の外部端子１２に電気的に接続されている。
　前記積層型セラミックコンデンサ１０の焼結チップ１１は、通常、未焼結の層状導体部が形成されたセラミックグリーンシートと未焼結の層状導体部が形成されていないセラミックグリーンシートとを所定順序で積み重ねて圧着することによって未焼結チップを得た後、該未焼結チップを焼成炉に投入して未焼結の層状導体部とセラミックグリーンシートとの同時焼結を行うことによって作製される。この焼成工程では未焼結の層状導体部とセラミックグリーンシートの熱膨張及び収縮の挙動に差異が生じるため、作製された焼成チップ１１はデラミネーション（層間剥離）と残留応力を有するものと成り易い。
　前記積層型セラミックコンデンサ１０は、一般に、リフローハンダ付けによって回路基板等に実装されるため、焼結チップ１１がデラミネーション及び残留応力を有する場合には、リフローハンダ付け時に受ける熱衝撃によって該デラミネーション及び残留応力が増長されて該焼結チップ１１にクラックが発生する恐れがある。
　このようなデラミネーション及び残留応力は、各層状セラミック部分１１ａ１と各層状導体部１１ｂとの界面ＢＦ１（符号の図示は省略）、及び、筒状セラミック部分１１ａ２と最も外側の２つの層状導体部１１ｂ（最上位の層状導体部１１ｂと最下位の層状導体部１１ｂ）との界面ＢＦ２（符号の図示は省略）に存在し易い。したがって、リフローハンダ付け時に受ける熱衝撃によってデラミネーション及び残留応力が増長されて各界面ＢＦ１及びＢＦ２を劈開するような応力が発生すると、該応力が筒状セラミック部分１１ａ２の主に左右部（つまり、各層状導体部１１ｂの両側縁と向き合う部分）に伝達されて該左右部分にクラックが発生する恐れがある。このクラック発生の恐れは、リフローハンダ付け時のみならず、回路基板等に実装された前記積層型セラミックコンデンサ１０が高温下に置かれて熱衝撃を受けた場合や該積層型セラミックコンデンサ１０の自らの発熱によって温度上昇を生じて熱衝撃を受けた場合等でも同様に生じ得る。
　特開２００３－３０９０３９号公報（特許文献１）には焼結チップがデラミネーション及び残留応力を有しないように構成された積層型セラミックコンデンサ１０’が開示されている。この積層型セラミックコンデンサ１０’の構成を図３（Ａ）及び図３（Ｂ）に示す。図示のとおり、積層型セラミックコンデンサ１０’は、積層型セラミックコンデンサ１０と略同様の構成を有する。積層型セラミックコンデンサ１０’においては、焼結チップ１１を構成するセラミック部１１ａの筒状セラミック部分１１ａ２の上下部分におけるポア１１ｃの存在率が、該筒状セラミック部分１１ａの上下の表面から内側に向かうほど高くなっている。ポア１１ｃはセラミックグリーンシートに含まれるバインダを焼成工程で消失させることによって形成される。筒状セラミック部分１１ａ２の上下部分を複数のセラミックグリーンシートで構成し、この複数のセラミックグリーンシートのバインダ含有率を上下面から内側に向かうほど高くすることによって、ポア１１ｃの存在率が、内側に向かうほど高くなるようにする。筒状セラミック部分１１ａ２の左右部分におけるポア１１ｃの存在率は、層状セラミック部分１１ａ１のポア存在率と同じである。
　この積層型セラミックコンデンサ１０’は、焼結チップ１１を構成するセラミック部１１ａの筒状セラミック部分１１ａ２の上下部分におけるポア１１ｃの存在率をその上下の表面から内側に向かうほど高くなるように構成されているため、リフローハンダ付け等によりデラミネーション及び残留応力が増長されて界面ＢＦ２から筒状セラミック部分１１ａ２の上下部分に応力が伝達しようとしても、この応力の伝達は、主として最も外側の２つの層状導体部１１ｂに隣接するポア１１ｃの群によってある程度抑制される。
　しかしながら、前記積層型セラミックコンデンサ１０’は、筒状セラミック部分１１ａ２の左右部分におけるポア１１ｃの存在率が層状セラミック部分１１ａ１のポア存在率と同じであるため、リフローハンダ付け時等に受ける熱衝撃によって前記デラミネーション及び残留応力が増長されて各界面ＢＦ１及びＢＦ２を劈開するような応力が発生すると、該応力が筒状セラミック部分１１ａ２の左右部分に直接的に伝達されてしまう。
　要するに、前記積層型セラミックコンデンサ１０’は、リフローハンダ付け時等に受ける熱衝撃によって前記デラミネーション及び残留応力が増長されて各界面ＢＦ１及びＢＦ２を劈開するような応力が発生すると、該応力が筒状セラミック部分１１ａ２の主に左右部分に伝達されて、前記積層型セラミックコンデンサ１０と同様に、該左右部分にクラックが発生する恐れがある。
特開２００３－３０９０３９号公報
　本発明の一実施形態の目的は、焼結チップがデラミネーション及び残留応力を有する場合でも、リフローハンダ付け時等に受ける熱衝撃によって該焼結チップにクラックが発生することを確実に防止できる積層型セラミックコンデンサを提供することにある。
　前記目的を達成するため、本発明の一実施形態にかかる積層型セラミック電子部品は、セラミック部内に多数の層状導体部が向き合って配置された略直方体形状の焼結チップを備え、該焼結チップを構成するセラミック部が、層状導体部間に存する多数の層状セラミック部分と、層状導体部全体の周囲を囲むにように存する筒状セラミック部分とに区分され、前記セラミック部の筒状セラミック部分は、該筒状セラミック部分の空隙率よりも高い空隙率を有し、且つ、少なくとも各層状導体部の各側縁と向き合う２つの層状部分を備える高空隙率部分を、該筒状セラミック部分の表面から露出しないように含んでいる。
　前記積層型セラミック電子部品の焼結チップがデラミネーション及び残留応力を有する場合、リフローハンダ付け時等に受ける熱衝撃によって該デラミネーション及び残留応力が増長されて、各層状セラミック部分と各層状導体部との界面、及び、筒状セラミック部分と最も外側の２つの層状導体部との界面を劈開するような応力が発生すると、該応力が筒状セラミック部分の「各層状導体部の各側縁と向き合う部分」に伝達されて該部分にクラックが発生する恐れがある。
　しかしながら、前記積層型セラミック電子部品の筒状セラミック部分は、該筒状セラミック部分の空隙率よりも高い空隙率を有し、且つ、少なくとも各層状導体部の各側縁と向き合う２つの層状部分を備える高空隙率部分を、該筒状セラミック部分の表面から露出しないように含んでいるため、リフローハンダ付け時等に受ける熱衝撃によって前記デラミネーション及び残留応力が増長されて各界面を劈開するような応力が発生しても、該応力が筒状セラミック部分の「各層状導体部の各側縁と向き合う部分」に伝達されることを、各層状導体部の各側縁と向き合う「高空隙率の２つの層状部分」に依る応力分散作用及び応力緩衝作用に基づいて効果的に抑制することができる。
　本発明の一実施形態によれば、焼結チップがデラミネーション及び残留応力を有する場合でも、リフローハンダ付け時等に受ける熱衝撃によって該焼結チップにクラックが発生することを確実に防止できる。
　本発明の目的、構成、特徴、及び作用効果は、以下の詳細な説明と添付図面によって明らかとなる。
図１は従前の積層型セラミックコンデンサの外観図である。 図２（Ｓａ）は図１のＳａ－Ｓａ線に沿う断面図、図２（Ｓｂ）は図１のＳｂ－Ｓｂ線に沿う断面図である。 図３（Ａ）及び図３（Ｂ）は特許文献１に開示された発明に係る積層型セラミックコンデンサに係るもので、図３（Ａ）は図２（Ｓａ）に対応する断面図、図３（Ｂ）は図２（Ｓｂ）に対応する断面図である。 図４は本発明に係る積層型セラミックコンデンサ（第１実施形態）の図２（Ｓａ）に対応する断面図である。 図５は本発明に係る積層型セラミックコンデンサ（第１実施形態）の図２（Ｓｂ）に対応する断面図である。 図６は図４及び図５に示した積層型セラミックコンデンサ（第１実施形態）の製法を説明するための図である。 図７は本発明に係る積層型セラミックコンデンサ（第２実施形態）の図２（Ｓａ）に対応する断面図である。 図８は本発明に係る積層型セラミックコンデンサ（第２実施形態）の図２（Ｓｂ）に対応する断面図である。
　図４及び図５は本発明の一実施形態に係る積層型セラミックコンデンサを示す。図４は図２（Ｓａ）に対応する断面図、図５は図２（Ｓｂ）に対応する断面図である。図４及び図５に示される構成要素のうち図１、図２（Ｓａ）及び図２（Ｓｂ）に示される構成要素と同様のものには、図１、図２（Ｓａ）及び図２（Ｓｂ）で用いられている参照符号と同一の参照符号を用いて説明する。
　この積層型セラミックコンデンサ１０-１は、略直方体形状の焼結チップ１１と、該焼結チップ１１の長さ方向の両端部に設けられた１対の外部端子１２とを備える。焼結チップ１１は、セラミック部１１ａと、セラミック部１１ａ内に互いに向き合うように配置された多数（図中は２０）の層状導体部１１ｂとを有する。セラミック部１１ａは、層状導体部１１ｂ間に存する多数（図中は１９）の層状セラミック部分１１ａ１と、層状導体部１１ｂ全体の周囲を囲むにように存する筒状セラミック部分１１ａ２とに区分できる。多数の層状導体部１１ｂのうち、上から奇数番目の層状導体部１１ｂの端縁は一方の外部端子１２に電気的に接続され、上から偶数番目の層状導体部１１ｂの端縁は他方の外部端子１２に電気的に接続されている。
　セラミック部１１ａの筒状セラミック部分１１ａ２の上下部分及び左右部分は、略均等な厚さＴ１１ａ２を有している。本明細書において、筒状セラミック部分１１ａ２の「上下部分」は、最も外側の２つの層状導体部１１ｂ（つまり、最上位の層状導体部１１ｂと最下位の層状導体部１１ｂ）の外側面と向き合う部分を意味し、筒状セラミック部分１１ａ２の「左右部分」は、各層状導体部１１ｂの左右側縁と向き合う部分を意味することがある。この筒状セラミック部分１１ａ２は、層状部分１１ｄ１、１１ｄ２、１１ｄ３、及び１１ｄ４を一体に備えた筒形状の高空隙率部分１１ｄを備える。層状部分１１ｄ１、１１ｄ２は、筒状セラミック部分１１ａ２の空隙率よりも高い空隙率を有し、且つ、各層状導体部１１ｂの左右側縁と向き合う。また、層状部分１１ｄ３、１１ｄ４は、最も外側の２つの層状導体部１１ｂ（つまり、最上位の層状導体部１１ｂと最下位の層状導体部１１ｂ）の外側面と向き合う。
　４つの層状部分１１ｄ１～１１ｄ４は略均等な厚さＴ１１ｄと略均等な長さＬ１１ｄを有していて、該厚さＴ１１ｄは筒状セラミック部分１１ａ２の厚さＴ１１ａ２よりも小さく、該長さＬ１１ｄは焼結チップ１１（筒状セラミック部分１１ａ２）の長さＬ１１よりも小さい。各層状部分１１ｄ１～１１ｄ４は筒状セラミック部分１１ａ２の左右部分及び上下部分の厚さ方向の略中央に位置しているため、高空隙率部分１１ｄはセラミック部１１ａの表面から露出しておらず、且つ、各層状導体部１１ｂと接触していない。
　一実施形態において、４つの層状部分１１ｄ１～１１ｄ４の空隙率は、例えば２～２０％であるが、これに限られない。また、高空隙率部分１１ｄを除く筒状セラミック部分１１ａ２の空隙率は高空隙率部分１１ｄの空隙率よりも小さく、例えば２％未満であるが、これに限られない。さらに、高空隙率部分１１ｄはポアが偏在する部分である。ポアの直径は、例えば、概ね０．１～３．０μｍであるが、これに限られない。
　本発明の一実施形態においては、筒状セラミック部分１１ａ２の厚さ（Ｔ１１ａ２）は不均等であっても良く、各層状部分１１ｄ１～１１ｄ４の厚さ（Ｔ１１ｄ）は不均等であっても良く、各層状部分１１ｄ１～１１ｄ４の位置は筒状セラミック部分１１ａ２の厚さ（Ｔ１１ａ２）の中央から多少外れていても良い。
　また、本発明の一実施形態においては、各層状部分１１ｄ１～１１ｄ４の長さ（Ｌ１１ｄ）は不均等であっても良く、各層状部分１１ｄ１～１１ｄ４の長さ（Ｌ１１ｄ）は焼結チップ１１の長さＬ１１と略同じであっても良い。
　次に、図６を参照し、積層型セラミックコンデンサ１０-１の製造方法の一例について説明する。
　先ず、未焼結の層状導体部ＬＣＰ１が形成された第１セラミックグリーンシートＧＳ１と、層状導体部ＬＣＰ１と１８０度異なる向きに未焼結の層状導体部ＬＣＰ２が形成された第２セラミックグリーンシートＧＳ２と、層状導体部が形成されていない第３セラミックグリーンシートＧＳ３とを用意する。
　第１～第３セラミックグリーンシートＧＳ１～ＧＳ３用のセラミックグリーンシートは共通であり、予め調製したセラミックスラリーをダイーコータやドクターブレード等を用いた塗工法によって所定厚さに塗工し乾燥させることによって作製される。未焼結の層状導体部ＬＣＰ１及びＬＣＰ２は予め用意した導体ペーストをスクリーン印刷やグラビア印刷等の印刷法によってセラミックグリーンシート上に印刷して乾燥させることによって作製される。
　本発明の一態様において、セラミックスラリーは、誘電体セラミック粉末と溶剤とバインダと添加剤とを混合して得られる。本発明の一態様において、誘電体セラミック粉末は、ＢａＴｉＯ3を主成分とし、且つ、元素比率で換算したＭｇとＭｎの総量が０．２０ｍｏｌ％未満のものを用いることができる。例えば、ＢａＴｉＯ3とＭｇＯとＭｎ3Ｏ4とＨｏ2Ｏ3とＳｉＯ2を、元素比率でＢａが４８．９２ｍｏｌ％、Ｔｉが４８．９２ｍｏｌ％、Ｍｇが０．０８ｍｏｌ％、Ｍｎが０．０８ｍｏｌ％、Ｈｏが１．００ｍｏｌ％、Ｓｉが１．００ｍｏｌ％となるように配合した誘電体セラミック粉末を用いることができる。導体ペーストは、金属粉末と溶剤とバインダと添加剤とを混合して得られ、例えば、金属粉末としてＮｉ粉末を用いることができる。
　次に、第１～第３セラミックグリーンシートＧＳ１～ＧＳ３を図６に示した順序で積み重ねて圧着することによって未焼結チップを得る。積層型セラミックコンデンサ１０-１（層状導体部１１ｂの数は２０）を１６０８サイズ（長さの基準寸法が１．６ｍｍ、幅及び高さの基準寸法が０．８ｍｍ）で得る場合、第１～第３セラミックグリーンシートＧＳ１～ＧＳ３の長さは約１．６ｍｍで幅は約０．８ｍｍであり、第１及び第２セラミックグリーンシートＧＳ１及びＧＳ２をそれぞれ１０枚ずつ使用する。また、未焼結チップにあって未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の全体の周囲を囲むにように存する筒状部分（焼結チップ１１の筒状セラミック部分１１ａ２に相当）の上下部分及び左右部分の厚さを略均等とするため、第１及び第２セラミックグリーンシートＧＳ１及びＧＳ２に形成された未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の左右に例えば約０．２ｍｍ幅のマージンが残るようにする。加えて、未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の全体の周囲を囲むにように存する筒状部分の上下部分の厚さが該マージンと略同じ寸法になるように、両部分を構成する第３セラミックグリーンシートＧＳ３の使用枚数を調整する。
　本発明の一実施形態において、それぞれ複数の層状導体部ＬＣＰ１及びＬＣＰ２が形成された大型サイズの第１～第３セラミックグリーンシートを用意して、その積層圧着物をチップサイズに分断することによって未焼結チップを得るようにしてもよい。
　次に、上述のようにして得られた未焼結チップを焼成炉に投入して還元性雰囲気下で未焼結の層状導体部ＬＣＰ１及びＬＣＰ２とセラミックグリーンシート（ＧＳ１～ＧＳ３）の同時焼結を行い、焼結チップ１１を得る。この焼成工程は、従前の昇温速度（通常は、１００～５００℃／ｈ）よりも高い昇温速度、例えば２０００～３０００℃／ｈを設定し、約１２００℃で２時間の焼成を行うようにしてもよい。この場合、焼成工程における昇温が従前よりも急速であるが故に、該未焼結チップの表面から焼結が進行すると同時に、未焼結或いは焼結途中の層状導体部ＬＣＰ１及びＬＣＰ２からの熱伝導によって未焼結チップの内部から焼結が進行し、未焼結チップ内部に不均等に熱が加えられる。これにより、未焼結チップ内の場所によって焼結の進行速度に差が生じ、これにより、上述した筒形状の高空隙率部分１１ｄを有する焼結構造体を得ることが可能となる。
　本発明の一態様において、セラミック部１１ａは、ＭｇとＭｎの総量が所定量、例えば０．２０ｍｏｌ％未満の誘電体セラミック粉末を用いて作成される。このため、ＭｇとＭｎによる粒成長の抑制作用を限定することができるので、セラミック部１１ａの筒状セラミック部分１１ａ２の上下左右部分の厚さＴ１１ａ２の略中央にポアが層状に集合する現象が生じ、図４及び図５に示したような高空隙率部分１１ｄが形成される。この場合、未焼結チップを構成するセラミックグリーンシート（ＧＳ１～ＧＳ３）に含有されるＢａ，Ｍｇ、Ｈｏ及びＳｉの酸化物は、高空隙率部分１１ｄに偏析する。
　以上の焼成工程を経て作製された１６０８サイズ対応の焼結チップ１１の高空隙率部分１１ｄ（各層状部分１１ｄ１～１１ｄ４）を電子顕微鏡により観察したところ、その上下部分及び左右部分の厚さが約０．２ｍｍに形成された筒状セラミック部分１１ａ２の厚さ方向の略中央に厚さＴ１１ｄが３０μｍの高空隙率部分１１ｄ（各層状部分１１ｄ１～１１ｄ４）が形成されていることが確認できた。また、高空隙率部分１１ｄ（各層状部分１１ｄ１～１１ｄ４）には直径が概ね０．１～３．０μｍのポアが偏り無く集合しており、高空隙率部分１１ｄ以外の部分にはポアが実質的に存在していないことが確認できた。さらに、高空隙率部分１１ｄ（各層状部分１１ｄ１～１１ｄ４）の空隙率が２～２０％の範囲内に在り、該高空隙率部分１１ｄを除く筒状セラミック部分１１ａ２の空隙率が２％未満で在ることが確認できた。
　次に、焼結チップ１１の長さ方向の両端部に上述した導体ペーストと同等の端子ペーストをディップ法等の塗布法によって所定厚さに塗布し、これを焼付け処理によって焼結させることによって１対の外部端子１２を作製する。一実施形態において、外部端子１２は、該焼結膜上に電解メッキ等のメッキ法によって他種の金属膜を形成することによっても作製できる。
　前記積層型セラミックコンデンサ１０-１は、一般に、リフローハンダ付けによって回路基板等に実装される。したがって、焼結チップ１１がデラミネーション及び残留応力を有する場合には、リフローハンダ付け時に受ける熱衝撃によって該デラミネーション及び残留応力が増長されて該焼結チップ１１にクラックが発生する恐れがある。この応力は、上述のとおり、筒状セラミック部分１１ａ２の左右部分に主に伝達されるので、この左右部分にクラックの原因となる応力が集中しやすい。
　本発明の一実施形態にかかる積層型セラミックコンデンサ１０-１の焼結チップ１１においては、筒状セラミック部分１１ａ２が筒形状の高空隙率部分１１ｄを含んでいるため、リフローハンダ付け時等に受ける熱衝撃によって前記デラミネーション及び残留応力が増長されて各界面ＢＦ１及びＢＦ２を劈開するような応力が発生しても、各層状導体部１１ｂの左右側縁と向き合う「高空隙率の２つの層状部分１１ｄ１及び１１ｄ２」によって、この応力が筒状セラミック部分１１ａ２の左右部分へ伝達することを防止できる。各層状部分１１ｄ１及び１１ｄ２に存在するポア群は、応力分散作用及び応力緩衝作用を有する。このように、各層状部分１１ｄ１及び１１ｄ２に伝達された応力は、各層状部分１１ｄ１及び１１ｄ２に含まれるポア群によって分散され、筒状セラミック部分１１ａ２の左右部分への伝達が抑制される。同様に、界面ＢＦ２から筒状セラミック部分１１ａ２の上下部分への応力の伝達は、「高空隙率の２つの層状部分１１ｄ３及び１１ｄ４」によって抑制される。
　以上のように、本発明の一実施形態によれば、焼結チップ１１がデラミネーション及び残留応力を有する場合でも、リフローハンダ付け時等に受ける熱衝撃によって該焼結チップ１１のクラックが発生することを確実に防止することができる。
　また、前記高空隙率部分１１ｄは、セラミック部１１ａの表面から露出しないように形成される。このため、高空隙率部分１１ｄのポアを通じて外部から水分が浸入し、該水分浸入により積層型セラミックコンデンサ１０-１に特性劣化が生じることを防止できる。このように、本発明の一実施形態にかかる前記積層型セラミックコンデンサ１０-１は、実装前後における耐湿度特性に優れていると共に耐熱サイクル特性にも優れている。
　また、本発明の一実施形態において、２つの層状部分１１ｄ１及び１１ｄ２は、該各層状導体部１１ｂと接触しないように形成される。これにより、各層状導体部１１ｂの左右側縁が高空隙率部分１１ｄの各層状部分１１ｄ１及び１１ｄ２と接触に起因するクラック発生を防止できる。
　また、本発明の一実施形態において、前記高空隙率部分１１ｄの空隙率は２～２０％の範囲内に在り、該高空隙率部分１１ｄを除く筒状セラミック部分１１ａ２の空隙率は２％未満で在る。したがって、筒状セラミック部分１１ａ２の高空隙率部分１１ｄを除いた部分は、生成されたポア群による剛性劣化が生じにくい。この筒状セラミック部分１１ａ２の高空隙率部分１１ｄを除く部分が高空隙率部分１１ｄを囲んでいるため、高空隙率部分１１ｄに、熱衝撃や外力付加等を原因とする割れの発生を防止することができる。
　また、本発明の一実施形態において、Ｂａ，Ｍｇ、Ｈｏ及びＳｉの酸化物は高空隙率部分１１ｄに偏析するので、これらの酸化物によって該高空隙率部分１１ｄの剛性が高められ、前記熱衝撃や外力付加を原因として該高空隙率部分１１ｄに割れを生じることをより効果的に回避することができる。
　本発明の他の実施形態について、図７及び図８を参照して説明する。図７及び図８は、本発明の他の実施形態に係る積層型セラミックコンデンサを示すもので、図７は図２（Ｓａ）に対応する断面図、図８は図２（Ｓｂ）に対応する断面図である。図７及び図８に示される構成要素のうち図１、図２（Ｓａ）及び図２（Ｓｂ）に示される構成要素と同様のものには、図１、図２（Ｓａ）及び図２（Ｓｂ）で用いられている参照符号と同一の参照符号を用いて説明する。
　本発明の他の実施形態にかかる積層型セラミックコンデンサ１０-２は、以下の点で、積層型セラミックコンデンサ１０-１と異なる。すなわち、積層型セラミックコンデンサ１０-２は、２４枚の層状導体部１１ｂを含み、筒状セラミック部分１１ａ２は、その左右部分の厚さＴ１１ａ２-１が上下部分の厚さＴ１１ａ２-２よりも大きくなるように形成されている。また、積層型セラミックコンデンサ１０-２においては、高空隙率部分１１ｄ’が、各層状導体部１１ｂの左右側縁と向き合う２つの層状部分１１ｄ１及び１１ｄ２によって構成されている。
　筒状セラミック部分１１ａ２の左右部分は略均等な厚さＴ１１ａ２-１を有し、且つ、上下部分は略均等な厚さＴ１１ａ２-２を有している。この上下部分の厚さＴ１１ａ２-２は左右部分の厚さＴ１１ａ２-１よりも小さい。この筒状セラミック部分１１ａ２は、
筒状セラミック部分１１ａ２の空隙率よりも高い空隙率を有し、且つ、各層状導体部１１ｂの左右側縁と向き合う２つの層状部分１１ｄ１及び１１ｄ２を備えた高空隙率部分１１ｄ’を含んでいる。
　２つの層状部分１１ｄ１及び１１ｄ２は略均等な厚さＴ１１ｄ’を有するように形成され、互いに等しい長さＬ１１ｄ’を有する。厚さＴ１１ｄ’は筒状セラミック部分１１ａ２の左右部分のＴ１１ａ２-１よりも小さく、該長さＬ１１ｄ’は焼結チップ１１（筒状セラミック部分１１ａ２）の長さＬ１１よりも小さい。各層状部分１１ｄ１及び１１ｄ２は、高空隙率部分１１ｄ’はセラミック部１１ａの表面から露出せず、且つ、各層状導体部１１ｂと接触しないように、筒状セラミック部分１１ａ２の左右部分の厚さＴ１１ａ２-１の略中央に形成される。
　本発明の一態様において、高空隙率部分１１ｄ’を構成する２つの層状部分１１ｄ１及び１１ｄ２の空隙率は、例えば２～２０％の範囲内にある。また、高空隙率部分１１ｄ’を除く筒状セラミック部分１１ａ２の空隙率は高空隙率部分１１ｄ’の空隙率よりも小さく、例えば２％未満である。さらに、高空隙率部分１１ｄ’はポアが偏在する部分であって、該ポアの直径は概ね０．１～３．０μｍの範囲内に在る。
　本発明の一態様においては、筒状セラミック部分１１ａ２の左右部分の厚さ（Ｔ１１ａ２-１）は不均等であっても良く、各層状部分１１ｄ１及び１１ｄ２の厚さ（Ｔ１１ｄ’）は不均等であっても良く、各層状部分１１ｄ１及び１１ｄ２の位置は筒状セラミック部分１１ａ２の左右部分の厚さ（Ｔ１１ａ２-１）の中央から多少外れていても良い。
　本発明の一態様においては、各層状部分１１ｄ１及び１１ｄ２の長さ（Ｌ１１ｄ’）は不均等であっても良く、各層状部分１１ｄ１及び１１ｄ２の長さ（Ｌ１１ｄ’）は焼結チップ１１の長さＬ１１と略同じであっても良い。
　ここで、図６を再び参照して、図７及び図８に示した積層型セラミックコンデンサ１０-２の製造方法の一例について説明する。積層型セラミックコンデンサ１０-２の製造方法において、積層型セラミックコンデンサ１０-１の製造方法と同様の工程については適宜説明を省略する。
　先ず、積層型セラミックコンデンサ１０-１の製造方法と同様に、第１～第３セラミックグリーンシートＧＳ１～ＧＳ３を準備する。次に、第１～第３セラミックグリーンシートＧＳ１～ＧＳ３を図６に示した順序で積み重ねて圧着することによって未焼結チップを得る。図７及び図８に示した積層型セラミックコンデンサ１０-２（層状導体部１１ｂの数は２４）を１６０８サイズで得る場合、第１～第３セラミックグリーンシートＧＳ１～ＧＳ３の長さは約１．６ｍｍで幅は約０．８ｍｍであり、第１及び第２セラミックグリーンシートＧＳ１及びＧＳ２の使用枚数はそれぞれ１２である。また、未焼結チップにあって未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の全体の周囲を囲むにように存する筒状部分（図７及び図８に示した焼結チップ１１の筒状セラミック部分１１ａ２に相当）の左右部分の厚さを略均等とするため、第１及び第２セラミックグリーンシートＧＳ１及びＧＳ２に形成された未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の左右に例えば約０．２ｍｍ幅のマージンが残るようにする。加えて、未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の全体の周囲を囲むにように存する筒状部分の上下部分の厚さが該マージンよりも小さくなるように、例えば約０．１ｍｍとなるように、両部分を構成する第３セラミックグリーンシートＧＳ３の使用枚数を調整する。
　次に、上述のようにして得られた未焼結チップを焼成炉に投入して還元性雰囲気下で、昇温速度を例えば２０００～３０００℃／ｈに設定し、約１２００℃で２時間、未焼結の層状導体部ＬＣＰ１及びＬＣＰ２とセラミックグリーンシート（ＧＳ１～ＧＳ３）の同時焼結を行い、焼結チップ１１を得る。
　上述のとおり、本発明の一態様において、セラミック部１１ａは、ＭｇとＭｎの総量が所定量、例えば０．２０ｍｏｌ％未満の誘電体セラミック粉末を用いて作成される。このため、ＭｇとＭｎによる粒成長の抑制作用を限定することができるので、筒状セラミック部分１１ａ２にポアを生じさせやすくなる。本発明の一態様においては、未焼結の層状導体部ＬＣＰ１及びＬＣＰ２の全体の周囲を囲むにように存する筒状部分（図７及び図８に示した焼結チップ１１の筒状セラミック部分１１ａ２に該当）の上下部分の厚さを所定厚さ、例えば８０μｍ以下とすることにより、この上下部分には明確なポア層を生じさせず、一方、左右部分の厚さＴ１１ａ２-１の略中央にポアを層状に集合させることができる。この結果、図７及び図８に示したような高空隙率部分１１ｄ’が形成される。この場合、未焼結チップを構成するセラミックグリーンシート（ＧＳ１～ＧＳ３）に含有されるＢａ，Ｍｇ、Ｈｏ及びＳｉの酸化物は、高空隙率部分１１ｄ’に偏析する。
　以上の焼成工程を経て作製された１６０８サイズ対応の焼結チップ１１の高空隙率部分１１ｄ’（各層状部分１１ｄ１及び１１ｄ２）を電子顕微鏡により観察したところ、その左右部分の厚さが約０．２ｍｍに形成された筒状セラミック部分１１ａ２の左右部分の厚さ方向の略中央に厚さＴ１１ｄ’が３０μｍの高空隙率部分１１ｄ’（各層状部分１１ｄ１及び１１ｄ２）が形成されていること、及び、筒状セラミック部分１１ａ２の上下部分には高空隙率部分１１ｄが形成されていないことが確認できた。また、高空隙率部分１１ｄ’（各層状部分１１ｄ１及び１１ｄ２）には直径が概ね０．１～３．０μｍのポアが偏り無く集合しており、高空隙率部分１１ｄ’以外の部分にはポアが実質的に存在していないことが確認できた。さらに、高空隙率部分１１ｄ’（各層状部分１１ｄ１及び１１ｄ２）の空隙率が２～２０％の範囲内に在り、該高空隙率部分１１ｄを除く筒状セラミック部分１１ａ２の空隙率が２％未満で在ることが確認できた。
　次に、焼結チップ１１の長さ方向の両端部に１対の外部端子１２を作製する。外部端子１２の形成方法は、積層型セラミックコンデンサ１０-１の場合と同様である。
　本発明の他の実施形態にかかる積層型セラミックコンデンサ１０-２の焼結チップ１１においては、該焼結チップ１１を構成するセラミック部１１ａの筒状セラミック部分１１ａ２の左右部分に高空隙率部分１１ｄ’を備えているため、リフローハンダ付け時等に受ける熱衝撃によって前記デラミネーション及び残留応力が増長されて各界面ＢＦ１及びＢＦ２を劈開するような応力が発生しても、「高空隙率の２つの層状部分１１ｄ１及び１１ｄ２」によって、この応力が筒状セラミック部分１１ａ２の左右部分へ伝達することを防止できる。
　以上のように、本発明の他の実施形態においても、焼結チップ１１がデラミネーション及び残留応力を有する場合でも、リフローハンダ付け時等に受ける熱衝撃によって該焼結チップ１１にクラックが発生することを確実に防止することができる。また、前記高空隙率部分１１ｄ’は、セラミック部１１ａの表面から露出していないため、外部からの水分浸入による特性劣化を防止することができるのは、積層型セラミックコンデンサ１０-１の場合と同様である。また、２つの層状部分１１ｄ１及び１１ｄ２は、該各層状導体部１１ｂと接触していないため、接触に起因するクラック発生を防止することができるが、この点も積層型セラミックコンデンサ１０-１の場合と同様である。
　さらに、前記高空隙率部分１１ｄ’の空隙率は２～２０％の範囲内に在り、該高空隙率部分１１ｄ’を除く前記筒状セラミック部分１１ａ２の空隙率は２％未満で在る。したがって、筒状セラミック部分１１ａ２の高空隙率部分１１ｄ’を除いた部分は、生成されたポア群による剛性劣化が生じにくい。この筒状セラミック部分１１ａ２の高空隙率部分１１ｄ’を除く部分が高空隙率部分１１ｄ’を囲んでいるため、高空隙率部分１１ｄに’、熱衝撃や外力付加等を原因とする割れの発生を防止することができる。
　また、本発明の一態様において、Ｂａ，Ｍｇ、Ｈｏ及びＳｉの酸化物は高空隙率部分１１ｄ’に偏析するので、これらの酸化物によって該高空隙率部分１１ｄの剛性が高められる点も、積層型セラミックコンデンサ１０-１の場合と同様である。
　本発明の実施形態は、以上明示的に述べた態様に限られず、本明細書において具体的に開示された態様に様々な変更を行うことができる。例えば、層状導体部１１ｂの数を任意に変更することができる。また、積層型セラミックコンデンサ以外の電子部品、例えば圧電素子やコイル素子等に本発明を適用することもできる。
　１０-１，１０-２…積層型セラミックコンデンサ、１１…焼結チップ、１１ａ…セラミック部、１１ａ１…セラミック部の層状セラミック部分、１１ａ２…セラミック部の筒状セラミック部分、１１ｂ…層状導体部、１１ｄ，１１ｄ’…高空隙率部分、１１ｄ１，１１ｄ２，１１ｄ３，１１ｄ４…高空隙率部分の層状部分。

Claims (5)

  1. 　セラミック部内に多数の層状導体部が向き合って配置された略直方体形状の焼結チップを備え、該焼結チップを構成するセラミック部が、層状導体部間に存する多数の層状セラミック部分と、層状導体部全体の周囲を囲むにように存する筒状セラミック部分とに区分された積層型セラミック電子部品において、
    　前記セラミック部の筒状セラミック部分は、該筒状セラミック部分の空隙率よりも高い空隙率を有し、且つ、少なくとも各層状導体部の各側縁と向き合う２つの層状部分を備える高空隙率部分を、セラミック部の表面から露出しないように含んでいる。
  2. 　請求項１に記載の積層型セラミック電子部品において、
    　前記高空隙率部分は、各層状導体部の各側縁と向き合う２つの層状部分の他に、最も外側の２つの層状導体部の外側面と向き合う２つの層状部分を一体に備えた筒形状を成している。
  3. 　請求項１または２に記載の積層型セラミック電子部品において、
    　前記高空隙率部分における各層状導体部の各側縁と向き合う２つの層状部分は、該各層状導体部と接触していない。
  4. 　請求項１～３の何れか１項に記載の積層型セラミック電子部品において、
    　前記高空隙率部分の空隙率は２～２０％の範囲内に在り、該高空隙率部分を除く前記筒状セラミック部分の空隙率は２％未満で在る。
  5. 　請求項１～４の何れか１項に記載の積層型セラミック電子部品において、
    　該積層型セラミック電子部品は積層型セラミックコンデンサである。
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