JP2015207750A - 積層セラミックキャパシタ及びその製造方法 - Google Patents

Abstract

【課題】衝撃によりクラックが発生した場合でも、短絡が発生しない積層セラミックキャパシタ及びその製造方法を提供する。
【解決手段】誘電体層及びこの誘電体層上に配置される内部電極を含む容量形成層１１１と、容量形成層１１１の下部に配置される下部カバー層１１３と、容量形成層１１１の上部に配置される上部カバー層１１２と、下部カバー層１１３の内側に配置される複数のクラック誘導用空隙２００，２１０と、を含む。
【選択図】図２

Description

本発明は、積層セラミックキャパシタ及びその製造方法に関する。

セラミック材料を使用する電子部品にはキャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。

該セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら大容量が保障され、実装が容易であるという利点を有する。

このような積層セラミックキャパシタは、コンピュータ、個人用携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）または携帯電話などの様々な電子製品の基板に装着されて電気を充電または放電させる重要な役割を果たすチップ型のコンデンサであり、使用される用途及び容量に応じて様々なサイズと積層形態を有する。

特に、最近では、電子製品が小型化するにつれて、該電子製品に使用される積層セラミックキャパシタにも小型化及び超高容量化が求められている。

そのため、製品の小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。

電装用積層セラミックキャパシタには高容量であることと、クラック発生時に短絡（ｓｈｏｒｔ）が発生しないことが求められる。

特に、積層セラミックキャパシタに衝撃が加わったとき、積層セラミックキャパシタにクラックが発生して該当部分に短絡が発生すると、上記積層セラミックキャパシタを使用する電子部品に異常が発生する恐れが高くなる。

従って、積層セラミックキャパシタにクラックが発生した場合にも短絡の発生を防止する技術が必要である。

特許第２７７９８９６号公報

本発明は、衝撃によりクラックが発生した場合でも、短絡が発生しない積層セラミックキャパシタ及びその製造方法を提供する。

本発明の一実施形態による積層セラミックキャパシタは、誘電体層及びこの誘電体層上に配置される内部電極を含む容量形成層と、この容量形成層の下部に配置される下部カバー層と、上記容量形成層の上部に配置される上部カバー層と、上記下部カバー層の内側に配置される複数のクラック誘導用空隙と、を含んでもよい。

上記下部カバー層は、上記上部カバー層より厚いことを特徴とする。

上記クラック誘導用空隙は、上記容量形成層に近くなるほど、上記下部カバー層の側面に近くなるように配置されてもよい。

上記下部カバー層の一部から上記容量形成層を覆うように形成され、上記内部電極と電気的に連結される外部電極をさらに含み、上記クラック誘導用空隙は、上記外部電極が延長形成された端部から上記容量形成層に近くなるほど、上記下部カバー層の側面に近くなるように配置されてもよい。

上記クラック誘導用空隙は、衝撃によって発生するクラックの進行方向を上記下部カバー層の側面に誘導するために配置されてもよい。

上記クラック誘導用空隙は、上記下部カバー層に実線または点線で配置されてもよい。

本発明の他の実施形態による積層セラミックキャパシタは、上部に第１内部電極が配置される第１誘電体層と、上部に第２内部電極が配置される第２誘電体層と、上記第１誘電体層及び上記第２誘電体層が交互に積層されたセラミック本体と、上記第１誘電体層に上記第１内部電極と離隔されて形成される第１クラック誘導用空隙と、上記第２誘電体層に上記第２内部電極と離隔されて形成される第２クラック誘導用空隙と、を含んでもよい。

上記第１クラック誘導用空隙は、衝撃によって発生するクラックの進行方向が、上記第１内部電極から離れるよう誘導するために配置されてもよい。

上記第２クラック誘導用空隙は、衝撃によって発生するクラックの進行方向が、上記第２内部電極から離れるよう誘導するために配置されてもよい。

上記セラミック本体の側面に配置され、上記第１内部電極と電気的に連結される第１外部電極と、上記セラミック本体の上記第１外部電極が配置された面と対向する面に配置され、上記第２内部電極と電気的に連結される第２外部電極と、を含み、上記第１クラック誘導用空隙は、上記第２外部電極から進行するクラックの進行方向が、上記第１内部電極から離れるよう誘導するために配置されてもよい。

上記セラミック本体の側面に配置され、上記第１内部電極と電気的に連結される第１外部電極と、上記セラミック本体の上記第１外部電極が配置された面と対向する面に配置され、上記第２内部電極と電気的に連結される第２外部電極と、を含み、上記第２クラック誘導用空隙は、上記第１外部電極から進行するクラックの進行方向が、上記第２内部電極から離れるよう誘導するために配置されてもよい。

上記第１クラック誘導用空隙は、上記第１誘電体層に実線または点線で配置され、上記第２クラック誘導用空隙は、上記第２誘電体層に実線または点線で配置されてもよい。

本発明のさらに他の実施形態による積層セラミックキャパシタは、上部に第１及び第２内部電極が配置される第１誘電体層と、上記第１及び第２内部電極の一部とそれぞれ重畳するフロート電極が配置される第２誘電体層と、上記第１誘電体層上に配置され、上記第１及び第２内部電極と離隔して形成されるクラック誘導用空隙と、を含んでもよい。

上記クラック誘導用空隙は、上記フロート電極を通るクラックが上記第１及び第２内部電極から離れるよう誘導するために配置されてもよい。

上記クラック誘導用空隙は上記第１誘電体層に実線または点線で配置されてもよい。

本発明の一実施形態による積層セラミックキャパシタの製造方法は、誘電体層を用意する段階と、上記誘電体層上にクラック誘導用空隙を形成するためのバインダーを形成する段階と、上記誘電体層を積層及び圧着してセラミック積層体を用意する段階と、上記セラミック積層体を熱処理して上記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含んでもよい。

上記バインダーを形成する段階は、下部に形成される上記バインダーの間隔よりも、上部に形成される上記バインダーの間隔が広く形成されるようにしてもよい。

上記バインダーを形成する段階は、上記バインダーを実線、四角形の点が羅列された点線、または円形の点が羅列された点線で配置してもよい。

本発明の他の実施形態による積層セラミックキャパシタの製造方法は、第１誘電体層及び溝が形成された第２誘電体層を用意する段階と、上記第２誘電体層を、上記第１誘電体層に積層して複数の下部カバー層を形成する段階と、上記溝にクラック誘導用空隙を形成するためのバインダーを形成する段階と、上記複数の下部カバー層を積層及び圧着して、セラミック積層体を用意する段階と、上記セラミック積層体を熱処理して上記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含んでもよい。

上記第２誘電体層を用意する段階は、セラミック積層体の下部に形成される上記溝の間隔よりも、上部に形成される上記溝の間隔が広くなるように実施されてもよい。

本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法は、第１誘電体層及び第１溝が形成された第２誘電体層を用意する段階と、上記第２誘電体層を上記第１誘電体層に積層する段階と、上記第１溝にクラック誘導用空隙を形成するための第１バインダーを形成する段階と、上記第２誘電体層上に第２溝が形成された第３誘電体層を形成する段階と、上記第２溝にクラック誘導用空隙を形成するための第２バインダーを形成する段階と、積層された上記第１、第２及び第３誘電体層を圧着してセラミック積層体を用意する段階と、上記セラミック積層体を熱処理して上記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含んでもよい。

上記第１溝の間隔より上記第２溝の間隔が広くてもよい。

本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法は、第１誘電体層及び溝が形成された第２誘電体層を用意する段階と、上記第２誘電体層を第１誘電体層に積層して複数の下部カバー層を形成する段階と、上記複数の下部カバー層を積層及び圧着してセラミック積層体を用意する段階と、含んでもよい。

上記溝が形成された第２誘電体層を用意する段階は、セラミック積層体の下部に形成される上記溝の間隔より上部に形成される上記溝の間隔が広くなるように行われてもよい。

本発明のさらに他の実施形態による積層セラミックキャパシタの製造方法は、複数の誘電体層を用意する段階と、複数の誘電体層にそれぞれクラック誘導用空隙を形成するための溝を形成する段階と、上記溝が形成された複数の誘電体層を積層及び圧着してセラミック積層体を用意する段階と、を含んでもよい。

上記溝を形成する段階は、下部に形成される上記溝の間隔よりも上部に形成される上記溝の間隔が広くなるように実施されてもよい。

本発明の一実施形態による積層セラミックキャパシタは、クラック誘導用空隙が形成された誘電体層を含んでいるため、クラックの進行方向を誘導することができる。

従って、積層セラミックキャパシタに発生したクラックを、短絡の発生しない方向に進むように誘導して、積層セラミックキャパシタの信頼性を向上させることができる。

本発明の積層セラミックキャパシタの概略的な斜視図である。 図１のＡ−Ａ’線の断面図で、本発明の一実施形態による積層セラミックキャパシタの概略的な断面図を示したものである。 図２のＢ領域に積層された誘電体層の実施形態の概略的な平面図である。 図２のＢ領域に積層された誘電体層の実施形態の概略的な平面図である。 本発明の他の実施形態による積層セラミックキャパシタの概略的な断面図である。 本発明の他の実施形態による積層セラミックキャパシタの概略的な断面図である。 図５の内部電極が形成された誘電体層の実施形態の概略的な平面図である。 図５の内部電極が形成された誘電体層の実施形態の概略的な平面図である。 本発明の他の実施形態による積層セラミックキャパシタの概略的な断面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタの概略的な断面図である。 図８の内部電極が形成された誘電体層の実施形態の概略的な平面図である。 図８の内部電極が形成された誘電体層の実施形態の概略的な平面図である。 本発明のさらに他の実施形態による積層セラミックキャパシタの概略的な断面図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法のうち、クラック誘導用空隙を形成する方法を概略的に示したものである。 図１１の積層セラミックキャパシタの製造方法のうち、バインダーが形成される様々な形状を概略的に示した平面図である。 本発明の一実施形態による積層セラミックキャパシタの製造方法うち、クラック誘導用空隙を形成する他の方法を概略的に示したものである。 本発明の一実施形態による積層セラミックキャパシタの製造方法うち、クラック誘導用空隙を形成する他の方法を概略的に示したものである。 本発明の一実施形態による積層セラミックキャパシタの製造方法うち、クラック誘導用空隙を形成する他の方法を概略的に示したものである。 図１３〜１５の積層セラミックキャパシタの製造方法のうち、溝が形成される様々な形状を概略的に示す平面図である。 本発明の実施形態による積層セラミックキャパシタの製造方法のうち、クラック誘導用空隙を形成するさらに他の方法を概略的に示したものである。

以下、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどは、より明確な説明のために誇張されることがある。

まず、本発明の方向について定義すると、図１に示されたＬは長さ方向、Ｗは幅方向、Ｔは厚さ方向である。

図１は本発明の積層セラミックキャパシタの概略的な斜視図であり、図２は、図１のＡ−Ａ’線の断面図で、本発明の一実施形態による積層セラミックキャパシタを概略的に示したものである。

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、容量形成層１１１と、上記容量形成層１１１の上部に形成される上部カバー層１１２と、上記容量形成層１１１の下部に形成される下部カバー層１１３と、を含んでもよい。

容量形成層１１１、上部カバー層１１２及び下部カバー層１１３は積層、圧着及び焼結されてセラミック本体１１０を形成することができる。

容量形成層１１１は、内部電極１２１が形成された誘電体層１２２を積層して形成してもよい。

内部電極１２１は、セラミック本体１１０の側面に露出してもよい。

セラミック本体１１０の一側面には第１外部電極１３１が形成され、第１外部電極１３１が形成された面と対向する面に第２外部電極１３２が形成されてもよい。

内部電極１２１の一部は第１外部電極１３１と電気的に連結され、残りの一部は第２外部電極１３２と電気的に連結されてもよい。

第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結された内部電極１２１は、交互に積層されることで積層セラミックキャパシタの容量を形成することができる。

図２を参照すると、クラック誘導用空隙２００、２１０は、Ｌ１及びＬ２の線に沿って配置されてもよい。

クラック誘導用空隙２００、２１０がない場合は、積層セラミックキャパシタ１００に衝撃が加わってクラックが発生すると、クラックが内部電極１２１に伝搬することが考えられる。

クラックが内部電極１２１に伝搬すると、導電性異物などにより短絡が発生する恐れがあり、これにより積層セラミックキャパシタ１００の信頼性が低下する。

しかし、クラック誘導用空隙２００、２１０が形成されると、クラックの進行方向を誘導して、クラックが容量形成層１１１の内側に進行するのを防止することができる。

即ち、図２のＬ１及びＬ２線に沿ってクラックが進行し、異なる極性を有する内部電極１２１が短絡するのを防止することができる。

図２を参照すると、第１及び第２外部電極１３１、１３２は、上部カバー層１１２の一部、容量形成層１１１の側面及び下部カバー層１１３の一部まで覆うように形成されてもよい。

即ち、外部電極１３１、１３２は、容量形成層１１１から上部カバー層１１２及び下部カバー層１１３の一部まで延長形成されてもよい。

このように、上部カバー層１１２及び下部カバー層１１３の一部を覆った部分をバンド（Ｂａｎｄ）という。

積層セラミックキャパシタ１００に衝撃が加わってクラックが発生すると、外部電極１３１、１３２が延長形成された端部分に応力が集中して、該当部分にクラックが発生する可能性が高くなる。

従って、図２のように、クラック誘導用空隙２００、２１０を外部電極１３１、１３２が延長形成された端部分からＬ１及びＬ２に沿って下部カバー層１１３の側面に近くなるように配置することで、衝撃により発生するクラックの進行方向を上記下部カバー層の側面に誘導することができる。

図３ａ及び３ｂは、図２のＢ領域に積層された誘電体層の様々な実施形態の概略的な平面図である。

図３ａを参照すると、クラック誘導用空隙２０１〜２０３、２１１〜２１３は、下部カバー層１１３に一つ以上形成されてもよい。

下部カバー層１１３は、図３ａに示された複数の誘電体層を積層して形成する。

誘電体層を積層する前に、各誘電体層にクラック誘導用空隙２０１〜２０３、２１１〜２１３を形成する。

図３ａを参照すると、クラック誘導用空隙２０１〜２０３、２１１〜２１３は、下部に位置する誘電体層より上部に位置する誘電体層の側面により近く形成されることが分かる。

このように、クラック誘導用空隙２０１〜２０３、２１１〜２１３の位置を調整してクラックの進行方向を誘導することができる。

クラック誘導用空隙２０１〜２０３、２１１〜２１３は、図３ａのように実線で形成されてもよい。

図３ｂを参照すると、クラック誘導用空隙２０１〜２０３、２１１〜２１３は、下部カバー層１１３に点線で形成されてもよい。

積層セラミックキャパシタが使用される環境に応じて、クラック誘導用空隙２０１〜２０３、２１１〜２１３は実線または点線で形成されてもよい。

図４を参照すると、積層セラミックキャパシタ１００’は、下部カバー層１１３が上部カバー層１１２よりも厚くてもよい。

下部カバー層１１３が上部カバー層１１２よりも厚いと、積層セラミックキャパシタ１００’のアコースティックノイズを低減させることができる。

下部カバー層１１３には、クラック誘導用空隙２００’、２１０’が形成される。

クラック誘導用空隙２００’、２１０’は、積層セラミックキャパシタ１００’に衝撃が加わってクラックが発生したとき、クラックの進行方向を誘導することができる。

例えば、クラック誘導用空隙２００’、２１０’は、容量形成層１１１に近くなるほど、下部カバー層１１３の側面に近く配置されることができる。

一方、下部カバー層１１３が上部カバー層１１２よりも厚いと、上記Ｌ１及びＬ２の角度が、上述した図１に示された実施形態よりも大きくなるため、空隙のクラック誘導効果が向上するという利点がある。

図５は、本発明の他の実施形態による積層セラミックキャパシタの概略的な断面図である。

図５を参照して、本発明の他の実施形態による積層セラミックキャパシタについて説明すると、上部に第１内部電極１２１ａが配置される第１誘電体層１２２ａと、上部に第２内部電極１２１ｂが配置される第２誘電体層１２２ｂと、上記第１誘電体層１２２ａ及び上記第２誘電体層１２２ｂが交互に積層されたセラミック本体１１０と、上記第１誘電体層１２２ａに形成され、上記第１内部電極１２１ａと離隔して形成される第１クラック誘導用空隙３０１〜３０４と、上記第２誘電体層１２２ｂに形成され、上記第２内部電極１２１ｂと離隔して形成される第２クラック誘導用空隙３１１〜３１３と、を含んでもよい。

第１クラック誘導用空隙３０１〜３０４は、第１内部電極１２１ａと離隔して形成されるため、クラックが第２内部電極１２１ｂを通る場合でも、第１内部電極１２１ａに到達しない。

同様に、第２クラック誘導用空隙３１１〜３１３は、第２内部電極１２１ｂと離隔して形成されるため、クラックが第１内部電極１２１ａを通る場合でも、第２内部電極１２１ｂに到達しない。

即ち、第１クラック誘導用空隙３０１〜３０４は、衝撃によって発生するクラックの進行方向が、上記第１内部電極１２１ａと離隔するように誘導し、第２クラック誘導用空隙３１１〜３１３は、衝撃によって発生するクラックの進行方向が、上記第２内部電極１２１ｂと離隔するように誘導する。

従って、クラックが発生した場合でも、第１内部電極１２１ａと第２内部電極１２１ｂの間で短絡が発生することを防止し、積層セラミックキャパシタの信頼性を向上させることができる。

図５を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、上記セラミック本体１１０の側面に配置され、上記第１内部電極１２１ａと電気的に連結される第１外部電極１３１をさらに含み、上記セラミック本体１１０の上記第１外部電極１３１が配置された面と対向する面に配置され、上記第２内部電極と電気的に連結される第２外部電極１３２をさらに含んでもよい。

外部電極１３１、１３２は、セラミック本体１１０の側面だけでなく、隣接する面に外部電極１３１、１３２が延長形成される。このように延長された外部電極１３１、１３２をバンド（Ｂａｎｄ）という。

バンドが形成されている場合には、積層セラミックキャパシタに衝撃が加わると、クラックは主にバンドの端部に発生する。

例えば、積層セラミックキャパシタに衝撃が加わると、第１外部電極１３１において延長形成された部分の端部にクラックが発生して進行するが、該クラックがセラミック本体１１０の中心部に向かって進行すると、第１外部電極１３１と第２内部電極１２１ｂとが短絡される可能性が高い。

従って、図５のように、第１外部電極１３１の延長形成された部分の端部に発生したクラックが、セラミック本体１１０の中心を基準として、Ｌ３の外側に向かって進行するように、第２クラック誘導用空隙３１１〜３１３を形成することができる。

同様に、第２外部電極１３２の延長形成された部分の端部に発生したクラックが、セラミック本体１１０の中心を基準として、Ｌ４の外側に向かって進行するように、第１クラック誘導用空隙３０１〜３０４を形成することができる。

第１クラック誘導用空隙３０１〜３０４または第２クラック誘導用空隙３１１〜３１３は、クラックの進行方向を誘導することで積層セラミックキャパシタの短絡発生を防止し、積層セラミックキャパシタの信頼性を向上させることができる。

図６ａ及び６ｂは、図５の内部電極が形成された誘電体層の様々な実施形態の概略的な平面図で、容量形成層１１１の誘電体層１２２ａ、１２２ｂが積層順に羅列されている。

図６ａ及び６ｂを参照すると、第１内部電極１２１ａが形成される第１誘電体層１２２ａと、第２内部電極１２１ｂが形成される第２誘電体層１２２ｂとが、交互に配列されていることが分かる。

図６ａを参照すると、第１クラック誘導用空隙３０３、３０４は、第１内部電極１２１ａと離隔して形成され、第２クラック誘導用空隙３１２、３１３は、第２内部電極１２１ｂと離隔して形成され、かつ実線で形成されていることが分かる。

図６ｂを参照すると、第１クラック誘導用空隙３０３’、３０４’は、第１内部電極１２１ａと離隔して形成され、第２クラック誘導用空隙３１２’、３１３’は、第２内部電極１２１ｂと離隔して形成され、かつ点線で形成されていることが分かる。

積層セラミックキャパシタが使用される環境に応じて、クラック誘導用空隙は実線または点線のいずれで形成されてもよい。

図７を参照すると、第１及び第２クラック誘導用空隙３００、３００’、３１０、３１０’は、容量形成層１１１からセラミック本体１１０の底面まで、Ｌ３及びＬ４に沿って延長形成されてもよい。第１及び第２クラック誘導用空隙３００’、３１０’は、第１及び第２外部電極１３１、１３２の延長形成された部分の端に発生したクラックを、容量形成層１１１の第１及び第２クラック誘導用空隙３００、３１０まで誘導する役割を担う。このとき、第１及び第２クラック誘導用空隙３００、３００’、３１０、３１０’は、上下方向に直線状であってもよい。

図８は、本発明のさらに他の実施形態による積層セラミックキャパシタの概略的な断面図である。

図８を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシタは、上部に第１及び第２内部電極１２３、１２４が配置される第１誘電体層１２６ａと、上記第１及び第２内部電極１２３、１２４の一部とそれぞれ重畳するフロート電極１２５が配置される第２誘電体層１２６ｂと、上記第１誘電体層１２６ａに配置され、上記第１及び第２内部電極１２３、１２４と離隔して形成されるクラック誘導用空隙４００と、を含んでもよい。

本発明のさらに他の実施形態による積層セラミックキャパシタは、フロート電極１２５を含むため、高電圧及び低容量の特性を有することができる。

クラック誘導用空隙４００は、第１及び第２内部電極１２３、１２４と離隔しているため、積層セラミックキャパシタに衝撃が加わったとき、クラックの進行方向が第１及び第２内部電極１２３、１２４に到達しないように誘導することができる。

従って、積層セラミックキャパシタでの短絡発生を防止して、積層セラミックキャパシタの信頼性を向上させることができる。

図９ａ及び９ｂは、図８の内部電極及びフロート電極が形成された各誘電体層の様々な実施形態の概略的な平面図である。

図９ａ及び９ｂを参照すると、フロート電極１２５が形成された第２誘電体層１２６ｂにはクラック誘導用空隙が形成されず、第１誘電体層１２６ａのみにクラック誘導用空隙４０１〜４０３が形成されていることが分かる。

クラック誘導用空隙４０１〜４０３は、第１及び第２内部電極１２４、１２５と一定間隔離隔されて形成され、これにより、クラックが進行するときもクラックが第１及び第２内部電極１２３、１２４に到達しないように、クラックの進行方向を誘導することができる。

図９ａ及び図９ｂを参照すると、クラック誘導用空隙４０２、４０４は実線で形成され、クラック誘導用空隙４０２’、４０４’は点線で形成されていることが分かる。

積層セラミックキャパシタが使用される環境に応じて、クラック誘導用空隙は実線または点線で形成されてもよい。

図１０を参照すると、クラック誘導用空隙４００、４００’は、容量形成層１１１からセラミック本体１１０の底面まで、Ｌ５に沿って延長形成されるようにしてもよい。クラック誘導用空隙４００’は、セラミック本体１１０の底面に発生したクラックを、容量形成層１１１のクラック誘導用空隙４００まで誘導する役割をする。ここで、クラック誘導用空隙４００、４００’は上下方向に直線状であってもよい。

図１１は、本発明の一実施形態による積層セラミックキャパシタの製造方法のうち、クラック誘導用空隙を形成する方法を概略的に示したものである。

図１１を参照し、下部カバー層１１３にクラック誘導用空隙を形成する方法について説明する。

まず、誘電体層５１０（図１１の（ａ））を準備する。

誘電体層５１０は、高誘電率のセラミック材料を含んでもよく、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含むことができるが、十分な静電容量が得られるならば他のものでもよい。

また、誘電体層５１０には、上記セラミック粉末とともに、必要に応じて遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などの様々な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などが添加されてもよい。

その後、クラック誘導用空隙を形成するためのバインダー５２１、５２２を、誘電体層５１０上に形成（図１１の（ｂ））してもよい。

上記バインダー５２１、５２２には、仮焼過程で、または熱処理により除去できる物質を用いることができ、例えば、有機バインダーを用いてもよいが、これに限定されるものではない。

図１１の（ｃ）を参照すると、バインダー５２１、５２２を形成した後、その上にさらに誘電体層５１１を形成することができる。

誘電体層５１１上には、バインダー５２３、５２４をさらに形成することができ、このとき形成されるバインダーは、下部に位置するバインダー５２１、５２２よりも広い間隔を有するように形成することができる。

バインダー５２１、５２２を形成した後、誘電体層５１２を形成し、さらにバインダー５２５、５２６を形成することができる。

誘電体層が適切な高さになるまで、上記工程を繰り返すことができる。

積層された誘電体層を圧着して、セラミック積層体（図１１の（ｄ））を得ることができる。

セラミック積層体を仮焼または熱処理して、内部に形成されたバインダーを除去（脱バインダー）し、クラック誘導用空隙２００、２１０を形成することができる。

図１２は、図１１の積層セラミックキャパシタの製造方法のうちバインダーが形成される様々な形状を概略的に示す平面図である。

図１２を参照すると、バインダーは実線（図１２の（ａ））、四角形の点線（図１２の（ｂ））または円形の点線（図１２の（ｃ））状に形成することができる。

バインダーの形態によってクラック誘導用空隙の形状が決まるため、必要に応じて適切に形状を変更してもよい。

図１３〜１４は、本発明の一実施形態による積層セラミックキャパシタの製造方法のうち、クラック誘導用空隙を形成する他の様々な方法を概略的に示したものである。

図１３を参照すると、積層セラミックキャパシタの製造方法のうちクラック誘導用空隙を形成する方法は、第１誘電体層６１０及び溝６１１ａが形成された第２誘電体層６１１を得る段階（図１３の（ａ））と、上記第２誘電体層６１１を第１誘電体層６１０に積層して複数の下部カバー層６１２を形成する段階（図１３の（ｂ））と、上記溝６１１ａにクラック誘導用空隙を形成するためのバインダー５２１、５２２を形成する段階（図１３の（ｃ））と、上記複数の下部カバー層６１２を積層及び圧着してセラミック積層体６１５を得る段階（図１３の（ｄ）〜（ｆ））と、上記セラミック積層体６１５を熱処理して上記バインダーを除去し、クラック誘導用空隙を形成する段階（図１３の（ｇ））と、を含んでもよい。

クラックの進行方向をセラミック積層体の側面に誘導するために、上記溝６１１ａが形成された第２誘電体層６１１を得る段階は、セラミック積層体の下部に形成される上記溝の間隔よりも、上部に形成される上記溝の間隔が広くなるように施されてもよい。

図１４を参照すると、積層セラミックキャパシタの製造方法のうちクラック誘導用空隙を形成する方法は、第１誘電体層６１０及び第１溝６１１ａが形成された第２誘電体層６１１を準備する段階（図１４の（ａ））と、上記第２誘電体層を第１誘電体層に積層する段階（図１４の（ｂ））と、上記第１溝６１１ａにクラック誘導用空隙を形成するための第１バインダー５２１、５２２を形成する段階（図１４の（ｃ））と、上記第２誘電体層６１１の上部に、第２溝６１６ａが形成された第３誘電体層６１６を形成する段階（図１４の（ｄ））と、上記第２溝６１６ａに、クラック誘導用空隙を形成するための第２バインダー５２３、５２４を形成する段階と、積層された上記第１、第２及び第３誘電体層６１０、６１１、６１６を圧着して、セラミック積層体を得る段階と、上記セラミック積層体を熱処理して上記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含んでもよい。

クラックの進行方向をセラミック積層体の側面に誘導するために、上記第１溝６１１ａの間隔より上記第２溝６１６ａの間隔を広く形成することができる。

図１５を参照すると、積層セラミックキャパシタの製造方法のうちクラック誘導用空隙を形成する方法は、第１誘電体層６１０及び溝６１１ａが形成された第２誘電体層６１１を準備する段階（図１５の（ａ））と、上記第２誘電体層６１１を、上記第１誘電体層６１０に積層して複数の下部カバー層６１２を形成する段階（図１５の（ｂ）、（ｃ））と、上記複数の下部カバー層６１２を積層及び圧着してセラミック積層体を得る段階（図１５の（ｄ）、（ｅ））と、を含んでもよい。

クラックの進行方向をセラミック積層体の側面に誘導するために、上記溝６１１ａが形成された第２誘電体層６１１を準備する段階は、セラミック積層体の下部に形成される上記溝の間隔よりも、上部に形成される上記溝の間隔が広くなるように施されてもよい。

図１６は、図１３〜１５の積層セラミックキャパシタの製造方法のうち、溝が形成される様々な形状を概略的に示す平面図である。

図１６を参照すると、溝は実線（図１６の（ａ））、四角形の点線（図１６の（ｂ））、または円形の点線（図１６の（ｃ））状に形成されてもよい。

溝の形態によってクラック誘導用空隙の形状が決まるため、必要に応じて適切に形状を変更してもよい。

図１７は、本発明の一実施形態による積層セラミックキャパシタの製造方法のうち、クラック誘導用空隙を形成するさらに他の方法を概略的に示したものである。

図１７を参照すると、積層セラミックキャパシタの製造方法のうち、クラック誘導用空隙を形成する方法は、複数の誘電体層６１１、６１６を準備する段階と、複数の上記誘電体層６１１、６１６にそれぞれクラック誘導用空隙を形成するための溝６１１ａ、６１６ａを形成する段階と、上記溝６１１ａ、６１６ａが形成された複数の誘電体層６１１、６１６を積層及び圧着してセラミック積層体６１２を得る段階と、を含んでもよい。

クラックの進行方向をセラミック積層体の側面に誘導するために、上記溝を形成する段階は、下部に形成される上記溝の間隔よりも上部に形成される上記溝の間隔が広くなるように施されてもよい。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１３１、１３２ 外部電極
１１１ 容量形成層
１１２ 上部カバー層
１１３ 下部カバー層
２００、２１０、３００、３１０、４００ クラック誘導用空隙

Claims (28)

1. 誘電体層及び上記誘電体層上に配置される内部電極を含む容量形成層と、
   前記容量形成層の下部に配置される下部カバー層と、
   前記容量形成層の上部に配置される上部カバー層と、
   前記下部カバー層の内側に配置される複数のクラック誘導用空隙と、を含む積層セラミックキャパシタ。
2. 前記下部カバー層は前記上部カバー層よりも厚い、請求項１に記載の積層セラミックキャパシタ。
3. 前記クラック誘導用空隙は、前記容量形成層に近くなるほど、前記下部カバー層の側面に近づくように配置される、請求項１に記載の積層セラミックキャパシタ。
4. 前記下部カバー層の一部から前記容量形成層を覆うように形成され、前記内部電極と電気的に連結される外部電極をさらに含み、
   前記クラック誘導用空隙は、前記外部電極が延長形成された端部から前記容量形成層に近くなるほど、前記下部カバー層の側面に近づくように配置される、請求項１に記載の積層セラミックキャパシタ。
5. 前記クラック誘導用空隙は、衝撃によって発生するクラックの進行方向を前記下部カバー層の側面に誘導するために配置される、請求項１に記載の積層セラミックキャパシタ。
6. 前記クラック誘導用空隙は、前記下部カバー層に実線または点線で配置される、請求項１に記載の積層セラミックキャパシタ。
7. 上部に第１内部電極が配置される第１誘電体層と、
   上部に第２内部電極が配置される第２誘電体層と、
   前記第１誘電体層及び前記第２誘電体層が交互に積層されたセラミック本体と、
   前記第１誘電体層に前記第１内部電極と離隔されて形成される第１クラック誘導用空隙と、
   前記第２誘電体層に前記第２内部電極と離隔されて形成される第２クラック誘導用空隙と、を含む積層セラミックキャパシタ。
8. 前記第１クラック誘導用空隙は、衝撃によって発生するクラックの進行方向が、前記第１内部電極から離れるよう誘導するために配置される、請求項７に記載の積層セラミックキャパシタ。
9. 前記第２クラック誘導用空隙は、衝撃によって発生するクラックの進行方向が、前記第２内部電極から離れるよう誘導するために配置される、請求項７に記載の積層セラミックキャパシタ。
10. 前記セラミック本体の側面に配置され、前記第１内部電極と電気的に連結される第１外部電極と、
    前記セラミック本体の前記第１外部電極が配置された面と対向する面に配置され、前記第２内部電極と電気的に連結される第２外部電極と、を含み、
    前記第１クラック誘導用空隙は、前記第２外部電極から進行するクラックの進行方向が、前記第１内部電極から離れるよう誘導するために配置される、請求項７に記載の積層セラミックキャパシタ。
11. 前記セラミック本体の側面に配置され、前記第１内部電極と電気的に連結される第１外部電極と、
    前記セラミック本体の前記第１外部電極が配置された面と対向する面に配置され、前記第２内部電極と電気的に連結される第２外部電極と、を含み、
    前記第２クラック誘導用空隙は、前記第１外部電極から進行するクラックの進行方向が、前記第２内部電極から離れるよう誘導するために配置される、請求項７に記載の積層セラミックキャパシタ。
12. 前記第１クラック誘導用空隙は前記第１誘電体層に実線または点線で配置され、
    前記第２クラック誘導用空隙は前記第２誘電体層に実線または点線で配置される、請求項７に記載の積層セラミックキャパシタ。
13. 前記第１及び第２クラック誘導用空隙は前記容量形成層からセラミック本体の底面まで延長形成される、請求項７に記載の積層セラミックキャパシタ。
14. 上部に第１及び第２内部電極が配置される第１誘電体層と、
    前記第１及び第２内部電極の一部とそれぞれ重畳するフロート電極が配置される第２誘電体層と、
    前記第１誘電体層上に配置され、前記第１及び第２内部電極と離隔して形成されるクラック誘導用空隙と、を含む積層セラミックキャパシタ。
15. 前記クラック誘導用空隙は、前記フロート電極を通るクラックが、前記第１及び第２内部電極から離れるよう誘導するために配置される、請求項１４に記載の積層セラミックキャパシタ。
16. 前記クラック誘導用空隙は前記第１誘電体層に実線または点線で配置される、請求項１４に記載の積層セラミックキャパシタ。
17. 前記クラック誘導用空隙は前記容量形成層からセラミック本体の底面まで延長形成される、請求項１４に記載の積層セラミックキャパシタ。
18. 誘電体層を用意する段階と、
    前記誘電体層上にクラック誘導用空隙を形成するためのバインダーを形成する段階と、
    前記誘電体層を積層及び圧着してセラミック積層体を用意する段階と、
    前記セラミック積層体を熱処理して前記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含む積層セラミックキャパシタの製造方法。
19. 前記バインダーを形成する段階は、下部に形成される前記バインダーの間隔よりも、上部に形成される前記バインダーの間隔が広く形成されるように実施される、請求項１８に記載の積層セラミックキャパシタの製造方法。
20. 前記バインダーを形成する段階は、前記バインダーを、実線、四角形の点が羅列された点線、または円形の点が羅列された点線で配置する、請求項１８に記載の積層セラミックキャパシタの製造方法。
21. 第１誘電体層及び溝が形成された第２誘電体層を用意する段階と、
    前記第２誘電体層を、前記第１誘電体層に積層して複数の下部カバー層を形成する段階と、
    前記溝にクラック誘導用空隙を形成するためのバインダーを形成する段階と、
    前記複数の下部カバー層を積層及び圧着してセラミック積層体を用意する段階と、
    前記セラミック積層体を熱処理して前記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含む積層セラミックキャパシタの製造方法。
22. 前記第２誘電体層を用意する段階は、セラミック積層体の下部に形成される前記溝の間隔よりも、上部に形成される前記溝の間隔が広くなるように実施される、請求項２１に記載の積層セラミックキャパシタの製造方法。
23. 第１誘電体層及び第１溝が形成された第２誘電体層を用意する段階と、
    前記第２誘電体層を前記第１誘電体層に積層する段階と、
    前記第１溝に、クラック誘導用空隙を形成するための第１バインダーを形成する段階と、
    前記第２誘電体層上に、第２溝が形成された第３誘電体層を形成する段階と、
    前記第２溝に、クラック誘導用空隙を形成するための第２バインダーを形成する段階と、
    積層された前記第１、第２及び第３誘電体層を圧着してセラミック積層体を用意する段階と、
    前記セラミック積層体を熱処理して前記バインダーを除去し、クラック誘導用空隙を形成する段階と、を含む積層セラミックキャパシタの製造方法。
24. 前記第１溝の間隔よりも前記第２溝の間隔が広い、請求項２３に記載の積層セラミックキャパシタの製造方法。
25. 第１誘電体層及び溝が形成された第２誘電体層を用意する段階と、
    前記第２誘電体層を第１誘電体層に積層して、複数の下部カバー層を形成する段階と、
    前記複数の下部カバー層を積層及び圧着してセラミック積層体を用意する段階と、を含む積層セラミックキャパシタの製造方法。
26. 前記溝が形成された第２誘電体層を準備する段階は、セラミック積層体の下部に形成される前記溝の間隔よりも、上部に形成される前記溝の間隔が広くなるように実施される、請求項２５に記載の積層セラミックキャパシタの製造方法。
27. 複数の誘電体層を用意する段階と、
    複数の誘電体層にそれぞれクラック誘導用空隙を形成するための溝を形成する段階と、
    前記溝が形成された複数の誘電体層を積層及び圧着してセラミック積層体を用意する段階と、を含む積層セラミックキャパシタの製造方法。
28. 前記溝を形成する段階は、下部に形成される前記溝の間隔よりも、上部に形成される前記溝の間隔が広くなるように実施される、請求項２７に記載の積層セラミックキャパシタの製造方法。

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