JP2006278565A - 積層電子部品及びその製造方法 - Google Patents

Abstract

【課題】導電層に起因した段差を解消することが可能でありながら、脱バイガスの円滑な排出を促進することができる、積層電子部品及びその製造方法を提供すること。
【解決手段】バインダを含むセラミックペースト２３から構成したグリーンシート２５上に内部電極層５、７及び段差吸収層６を形成した単位シート３５を複数積層して積層セラミックコンデンサ１などの積層電子部品を製造する。その際、少なくとも一つの単位シートにおいて、段差吸収層を、一チップ領域４３ａ〜４３ｄでみて内部電極層の全周に形成し、且つ、その段差吸収層には、内部電極層の周囲に脱バイガススリット４５が少なくとも一つ設けられているようにする。
【選択図】 図５

Description

本発明は、積層電子部品及びその製造方法に関するものである。

一般に、積層セラミックコンデンサなどの積層セラミック電子部品は、次のような工程によって製造されている。まず、原料となるセラミック粉末、有機バインダ、溶剤等を含むセラミックペーストにより、いわゆるグリーンシートを形成する。次に、このグリーンシートに、導電性ペーストにより複数の内部電極をスクリーン印刷法などで形成する。そして、内部電極を有するグリーンシートを、内部電極の位置が交互にずれて重なるように複数枚積層し、シート積層体を作る。次に、かかるシート積層体をプレスし、電子部品単位に対応する大きさに切断して、積層チップ体を得る。さらに、その積層チップ体に対して、バインダ等を除去する脱バインダ処理を行い、所定条件で焼成した後、積層チップ体の両端部に外部電極を形成して、積層セラミック電子部品を得る。

また、このようにして製造される積層セラミック電子部品においては、積層数が多層になるほど内部電極の厚みによる他の部位との段差が無視できなくなる。すなわち、内部電極が印刷されていない余白部分を含む積層領域と、内部電極を含んだ積層領域との間で、内部電極の有無による段差が生じる。かかる段差は、焼成時のクラックやデラミネーションなどを誘発させ、製品の特性の劣化や歩留まりの低下を招く原因となり得る。そこで、内部電極の周囲に段差吸収用のセラミックペーストを印刷することで、上記段差の問題を解消するものもある（特許文献１参照）。
特開２００１−３５８０３６号公報

しかしながら、上述した特許文献１のように内部電極の周囲に段差吸収用のセラミックペーストを印刷しても依然として、焼成時のクラックやデラミネーションが生じることが分かっている。本出願人の鋭意研究によると、脱バインダ処理においてバインダが気化したガス、いわゆる脱バイガスが積層チップ体内に滞留され又は突発的に排出されることがクラックやデラミネーションの発生要因でもあると考えることができる。

本発明は、このような問題に鑑みてなされたものであり、内部電極などの導電層に起因した段差を解消することが可能でありながら、脱バイガスの円滑な排出を促進することができる、積層電子部品の製造方法を提供することを目的とする。

上述した課題を解決するため、本発明は、バインダを含む誘電体ペーストから構成したグリーン層上に導電層及び段差吸収層を形成した単位層を複数積層して積層電子部品を製造する方法において、少なくとも一つの前記単位層において、前記段差吸収層を、一チップ領域でみて前記導電層の全周に形成し、且つ、その段差吸収層には、該導電層の周囲に脱バイガススリットが少なくとも一つ設けられていることを特徴とする。

好適には、前記単位層として、前記誘電体ペーストから構成し複数チップ領域を有するグリーンシート上に前記導電層と前記段差吸収層とを形成したもの、を複数枚用意する工程と、それら複数の単位層を、前記導電層の位置が交互にずれる態様で積層し、シート積層体を得る工程と、前記シート積層体を、一チップ領域毎に裁断して積層チップ体を得る工程と、前記積層チップ体に対し脱バインダ処理を行う工程とを備える。

一チップ領域は平面視長方形であり、前記導電層の引き出し部は一チップ領域の一側面に形成されており、一チップ領域の他の三側面のそれぞれには、少なくとも一つずつ前記脱バイガススリットが設けられていると好適である。

一チップ領域において、前記脱バイガススリットは、その一端が前記導電層に連通し、他端が一チップ領域の側面に達していると好適である。

一チップ領域内に関し、積層される少なくとも一対の層においてみて、一方の層の前記脱バイガススリットを、他方の層の前記脱バイガススリットが設けられていない部分と重なるように形成すると好適である。

好適には、複数の前記単位層に亙って、前記段差吸収層を同一パターンによって形成する。

同目的を達成するための本発明に係る積層電子部品は、バインダを含む誘電体ペーストから構成された誘電体基体と、積層方向に所定の間隔をあけて前記誘電体基体内に埋設された複数の導電層と、少なくとも一つの前記導電層の側方に設けられた少なくとも一つの脱バイガススリットとを備える。

前記誘電体基体は四側面を有しており、前記導電層の引き出し部は前記誘電体基体の一側面に形成されており、前記脱バイガススリットは前記誘電体基体の他の三側面のそれぞれに少なくとも一つずつ設けられていると好適である。

好適には、前記脱バイガススリットは、その一端が前記導電層に連通し、他端が前記誘電体基体の側面に達している。

前記脱バイガススリットは、複数の前記導電層の側方に設けられており、積層方向に相互に重ならないようにずれていると好適である。

本発明によれば、導電層の有無による段差を緩和しつつも、脱バイスリットを介して脱バイガスの円滑な排気を促進することができ、クラックやデラミネーションをより確実に防止することができる。

また、複数の単位層を用意する工程と、それら複数の単位層を積層してシート積層体を得る工程と、シート積層体を一チップ領域毎に裁断して積層チップ体を得る工程と、積層チップ体に対し脱バインダ処理を行う工程とを備える場合には、上記のように段差吸収層及び脱バイスリットを形成するに際して、積層セラミックコンデンサの既存のプロセスにのせて実施することができる。

また、前記脱バイガススリットが前記誘電体基体における導電層の引き出されていない三側面のそれぞれに少なくとも一つずつ設けられている場合には、脱バイ処理時に脱バイガスを効率よく排気できる。

また、一チップ領域内に関し、脱バイガススリットが積層方向に相互に重ならないようにずれている場合には、段差吸収効果と脱バイガス排気効果とがバランスよく獲得できる。

また、脱バイガススリットは、その一端が前記導電層に連通し、他端が前記誘電体基体の側面に達している場合、段差吸収層において生じた脱バイガスは勿論、導電層において生じた脱バイガスまで確実に排出することができる。

また、段差吸収層が複数の単位層に亙って同一パターンによって形成される場合には、単一の印刷パターンを用いて段差吸収層と脱バイスリットとの双方を有する態様を簡単且つ大量に製造できる。

なお、本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施の形態によって更に詳しく説明する。

以下、本発明を積層セラミックコンデンサに適用した場合の実施の形態を、添付図面に基づいて説明する。なお、図中、同一符号は同一又は対応部分を示すものとする。

図１は、本発明の実施の形態１に係る積層セラミックコンデンサの一例を示す断面図である。図示の積層セラミックコンデンサ１は、誘電体基体３の内部に、複数の内部電極層（導電層）５、７が埋設されている。隣り合う２つの内部電極層５、７は誘電体からなる層を介して向き合っている。内部電極層５、７の層数は、要求される静電容量に応じて決定される。さらに、内部電極層５、７に関し上下に隣り合う同極の部分の間には、誘電体からなる段差吸収層６が設けられている。

誘電体基体３の対向する側面には外部電極部９、１１が設けられている。内部電極層５は、このうちの外部電極部９に導通されており、内部電極層７は外部電極部１１に導通されている。

次に、このような構成の積層セラミックコンデンサの製造方法について説明する。まず、図２に示されるように、可撓性のあるＰＥＴフィルム２１の上面に、セラミック粉末、バインダ及び溶剤などを少なくとも含むセラミックペースト（誘電体ペースト）２３を塗布し、いわゆるグリーンシート（グリーン層）２５が得られる。セラミックペースト２３の塗布は、ドクターブレード又は押出ヘッド等を用い、塗布後に乾燥処理を行う。また、グリーンシート２５の厚みは１．０〜３．０μｍ（焼成後は１．０μｍ）に設定されており、所定角のシートとして構成されている。

続いて、グリーンシート２５を乾燥させた後、シート上面に、内部電極層５、７を構成すべく導電体ペースト２７を複数、分離して配置する。導電体ペースト２７は、例えばスクリーン印刷法やグラビア印刷法によって形成することができる。導電体ペースト２７の厚みは１．０〜３．０μｍに設定されている。

導電体ペースト２７が配置されると、導電体ペースト２７の間には、導電体ペースト２７自体の厚みに起因した段差部２９が生じる。したがって、それら段差部２９を段差吸収用セラミックペースト３１によって埋める余白印刷を行う。段差吸収用セラミックペースト３１の印刷は、スクリーン印刷法によって行われ、後述する印刷パターンを実現するスクリーン製版３３を使用する。また、段差吸収用セラミックペースト３１は、基本的には、前述したセラミックペースト２３と同様な構成であり、セラミック粉末、バインダ及び溶剤などを少なくとも構成要素として含む。

このようにして、グリーンシート２５上に内部電極層５、７及び段差吸収層６を形成した単位シート（単位層）３５を、本実施の形態では４００層以上積層し、シート積層体３７を得る（後述の図４参照）。かかる積層は、内部電極層５、７の位置が交互にずれる態様で行われる。なお、シート積層体３７の最上部と最下部には、誘電体のみからなるシートを積層して構成した保護層を設けることもできる。

次に、かかるシート積層体３７をプレスした後、一チップ領域（単位層）に裁断して、積層チップ体３９を得る。さらに、積層チップ体３９から有機バインダ等をバーンアウトする脱バインダ処理を行った後、焼成を行って、最後に、積層チップ体の対向する側面に、外部電極部９、１１を焼付し、積層セラミックコンデンサ１を得る。

次に、図３〜図６に基づいて、本実施の形態における導電体ペースト２７及び段差吸収用セラミックペースト３１の印刷パターンについて説明する。導電体ペースト２７及び段差吸収用セラミックペースト３１はそれぞれ、内部電極層５、７及び段差吸収層６を構成する。また、図において、斜線部分は導電体ペースト２７（内部電極層５、７）を示し、ドット部分は段差吸収用セラミックペースト３１（段差吸収層６）を示すものとする。また、点線は、一チップ領域（一部品単位の大きさ、すなわちコンデンサ１個分）の境界すなわち裁断工程の切断ラインを示すものとする。本実施の形態では、一チップ領域は平面視長方形に設定されている。また、図３及び図４については、説明の便宜上、多層積層されるうちの四層部分のみを抜き出して説明するものとする。

図３及び図４に示されるように、第１単位シート３５ａ、第２単位シート３５ｂ、第３単位シート３５ｃ、第４単位シート３５ｄのそれぞれにおいて、導電体ペースト２７は、二チップ領域毎にその二チップ領域に跨るように配置されていると共に、当該二チップ領域と隣り合う二チップ領域との境界で分断するように配置されている。

また、段差吸収用セラミックペースト３１は、導電体ペースト２７の全周に配置されている。さらに、段差吸収用セラミックペースト３１には、導電体ペースト２７の周囲に少なくとも一つ、本実施の形態では、一チップ領域につき三つのスリット状のペースト無印刷部４１が形成されている。ペースト無印刷部４１が脱バイガススリット４５として構成される。

本実施の形態では、スリット状のペースト無印刷部４１は、一チップ領域における導電体ペースト２７の端部が達していない三側面のそれぞれに一つずつ配置されている。また、各ペースト無印刷部４１の一端は、導電体ペースト２７に連通し、他端は一チップ領域の境界に達している。

このように、第１〜第４単位シート３５ａ〜３５ｄにおいては、同一形状の導電体ペースト２７と段差吸収用セラミックペースト３１とが長手方向及び幅方向に繰り返される印刷パターンが用いられる。すなわち、これらの第１〜第４単位シート３５ａ〜３５ｄを含むすべての単位シート３５は、積層位置をずらすものの、印刷パターンとしては同一の態様を採用している。

また、相互の積層位置は、図３及び図４に示すとおりであり、導電体ペースト２７の二チップ領域に跨る部分と導電体ペースト２７が分断している部分とは一層毎に交互に重なるように、長手方向及び幅方向の位置をずらして積層される。

上記のような単位シート３５の積層態様によって、積層位置を同じくする一チップ領域に着目すると次のような構成を備える。平面視四辺からなる本実施の形態の一チップ領域においては、４種類の構成が存在している。図５及び図６の（ａ）に、４種類の一チップ領域４３ａ、４３ｂ、４３ｃ、４３ｄを示す。四層重ねて一チップ領域の構成は一巡し、五層目の一チップ領域には、一層目と同じ構成の一チップ領域が配置される。

図５には、第１〜第４単位シート３５ａ〜３５ｄにおいて積層位置を同じくする第１〜第４一チップ領域４３ａ〜４３ｄを示すが、全ての一チップ領域４３ａ〜４３ｄにおいて、内部電極層５、７と、段差吸収層６と、脱バイスリット４５とが形成されている。脱バイスリット４５は、ペースト無印刷部４１が残存されていることによって存在する部分である。

図５から分かるように、各一チップ領域４３ａ〜４３ｄ内でみて、段差吸収層６は、内部電極層５、７の全周に設けられており、平面視コ字状に形成されている。また、脱バイスリット４５は、内部電極層５、７の端部が露出していない三側面のそれぞれに一つずつ配置されている。脱バイスリット４５の一端は、内部電極層５、７に連通し、他端は一チップ領域の境界に達している。

段差吸収層６の形成方向は、一層隔てた第１及び第３一チップ領域４３ａ、４３ｃは同じ態様を有しており、また、第２及び第４一チップ領域４３ｂ、４３ｄも同じ態様を有している。また、構成パターンが一巡する第１〜第４一チップ領域４３ａ〜４３ｄに関して、全ての脱バイスリット４５が、他の脱バイスリット４５と積層状態で平面的にみて重ならないように配置されている。

構成パターンが一巡する第１〜第４一チップ領域４３ａ〜４３ｄは、図６の（ａ）に示されるような配置をもって、最小パターン領域を構成し、さらにそのような複数の最小パターン領域が図６の（ｂ）に示されるように配置される（便宜上、四つ分のみ図示）。そして、説明を明瞭にするため最小パターン領域を四つ分且つシート数を四枚分のみ着目して示すと、これら四つ分の最小パターン領域を図３及び図４に示す態様で長手方向及び幅方向に順にずらした状態で、第１〜第４単位シート３５ａ〜３５ｄを積層することによって、一チップ領域でみて図５に示した順序で積層が繰り返される積層セラミックコンデンサ１が得られる。

以上のように構成された本実施の形態に係る積層セラミックコンデンサ１においては、各チップ領域において、内部電極層５、７の周囲に脱バイスリット４５を残存するように、段差吸収層６を内部電極層５、７の全周に設けるため、内部電極層５、７の有無による段差を緩和しつつも、脱バイスリット４５を介して脱バイガスの円滑な排気を促進することができ、クラックやデラミネーションをより確実に防止することができる。特に、グリーンシート２５及び内部電極層５、７の合計厚みが３μｍ以下であって、シート積層体３７の厚みが４００μｍ以上の薄層多層品に有効である。

また、段差吸収層６がチップ領域において内部電極層５、７の全周に設けられているため、一つのチップ領域レベルにおいて矩形の四つの側端のすべてにおいて段差解消効果が得られており、一つのチップ領域でみてその全体が均一な高さになる。よって、これらのチップ領域を積層するため積層体全体もまた均一な高さになる。

また、脱バイスリット４５は、チップ領域の内部電極層５、７が引き出された側面を除く三側面のそれぞれに少なくとも一つは設けられているため、脱バイ処理時に脱バイガスを効率よく排気できる。

また、脱バイスリット４５の一端は、内部電極層５、７に連通し、他端は一チップ領域の側面に開口しているので、段差吸収用セラミックペースト３１（段差吸収層６）において生じた脱バイガスは勿論、導電体ペースト２７（内部電極層５、７）において生じた脱バイガスまで確実に排出することができる。

さらに、各脱バイスリット４５は、隣接する層の脱バイスリット４５とは積層状態で平面的にみて重ならないように配置され、段差吸収層６と重なるので、段差吸収効果と脱バイガス排気効果とがバランスよく得られるようになっている。また、複数の単位シート３５に亙って、段差吸収層６や脱バイスリット４５が同一パターンに形成されるため、単一の印刷パターンを用いて段差吸収層６と脱バイスリット４５との双方を有する態様を簡単且つ大量に製造できる。

さらに、脱バイスリット４５と段差吸収層６との双方は、積層後の裁断処理によって形成されていく。よって、積層セラミックコンデンサの既存のプロセスにのせて実施することができる。

次に、図７及び図８に基づいて、本発明の実施の形態２について説明する。本実施の形態は、導電体ペースト及び段差吸収用セラミックペーストの印刷パターンが上記実施の形態１と異なり、他の構成や製造過程は実施の形態１と同様であるものとする。図７及び図８は、図５及び図６と同態様・同意味で図示されている。

本実施の形態では、二層重ねて一チップ領域の構成は一巡し、三層目の一チップ領域には、一層目と同じ構成の一チップ領域が配置される。よって、二層分にのみ着目して説明する。図８に示されるように、導電体ペースト２７は、二チップ領域毎にその二チップ領域に跨るように配置されていると共に、当該二チップ領域と隣り合う二チップ領域との境界で分断するように配置されている。

また、段差吸収用セラミックペースト１３１は、導電体ペースト２７の全周に配置されている。さらに、段差吸収用セラミックペースト１３１には、導電体ペースト２７の周囲に複数のスリット状のペースト無印刷部１４１が形成されている。これらのペースト無印刷部１４１が脱バイガススリット１４５として構成される。

積層位置を同じくする一チップ領域に着目すると、全ての一チップ領域１４３ａ及び１４３ｂにおいて、内部電極層５、７と、段差吸収層１０６と、脱バイスリット１４５とが形成されている。

図７から分かるように、各一チップ領域１４３ａ及び１４３ｂ内でみて、段差吸収層１０６は、内部電極層５、７の全周に設けられており、平面視コ字状に形成されている。また、脱バイスリット１４５は、内部電極層５、７の端部が露出していない三側面のそれぞれに複数ずつ配置されている（図示例として２〜３個）。脱バイスリット１４５の一端は、内部電極層５、７に連通し、他端は一チップ領域の境界に達している。

構成パターンが一巡する第１一チップ領域１４３ａ及び第２一チップ領域１４３ｂにおいては、全ての脱バイスリット１４５が、他の脱バイスリット１４５と積層状態で平面的にみて重ならないように配置されている。

さらに、構成パターンが一巡する第１一チップ領域１４３ａ及び第２一チップ領域１４３ｂは、図８の（ａ）に示されるように、最小パターン領域を構成し、さらにそのような複数の最小パターン領域が図８の（ｂ）に示されるように配置される（便宜上、四つ分のみ図示）。そして、これらの最小パターン領域が長手方向及び幅方向に繰り返される単位シートを長手方向及び／又は幅方向に順にずらしながら積層していくことにより、図７に示した順序で積層が繰り返される積層セラミックコンデンサが得られる。

以上のように構成された本実施の形態に係る積層セラミックコンデンサにおいても、各チップ領域において、内部電極層５、７の周囲に脱バイスリット１４５を残存するように、段差吸収層１０６を内部電極層５、７の全周に設けるため、内部電極層５、７の有無による段差を緩和しつつも、脱バイスリット１４５を介して脱バイガスの円滑な排気を促進することができ、クラックやデラミネーションをより確実に防止することができる。特に、薄層多層品に有効であることも前述の実施の形態と同様である。

また、段差吸収層１０６がチップ領域において内部電極層５、７の全周に設けられているため、一つのチップ領域レベルにおいて矩形の四つの側端のすべてにおいて段差解消効果が得られており、一つのチップ領域でみて、さらにそれらの積層体としてみても、全体として均一な高さになる。

また、脱バイスリット１４５は、チップ領域の内部電極層５、７が引き出された側面を除く三側面のそれぞれに少なくとも一つは設けられているため、脱バイ処理時に脱バイガスを効率よく排気できる。

また、脱バイスリット１４５の一端は、内部電極層５、７に連通し、他端は一チップ領域の側面に開口しているので、段差吸収用セラミックペースト（段差吸収層１０６）において生じた脱バイガスは勿論、導電体ペースト（内部電極層５、７）において生じた脱バイガスまで確実に排出することができる。

さらに、各脱バイスリット１４５は、隣接する層の脱バイスリット１４５とは積層状態で平面的にみて重ならないように配置され、段差吸収層６と重なるので、段差吸収効果と脱バイガス排気効果とがバランスよく得られるようになっている。

また、単一の印刷パターンを用いて段差吸収層６と脱バイスリット１４５との双方を有する態様を簡単且つ大量に製造できる点や、積層セラミックコンデンサの既存のプロセスにのせて実施することができる点も上記実施の形態と同様である。

以上、好ましい実施の形態を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の改変態様を採り得ることは自明である。

まず、上記実施の形態では、積層セラミックコンデンサ１において内部電極層が設けられている全ての単位シートで、一チップ領域でみて内部電極層の全周に段差吸収層及び脱バイスリットが設けられていたが、本発明はこれに限定されるものではなく、少なくとも一つの一チップ領域でみて、上述した態様で段差吸収層及び脱バイスリットを設けていればよい。

また、単位層の構成に関しては、上記実施の形態のように四層又は二層で一巡するパターンを用いることには限定されない。また、積層に際して内部電極層（導電層）をずらしながら配置する態様としては、上記実施の形態のように単位シートを長手方向や幅方向に直線的にシフトさせる態様には限定されず、１８０度回転させながら重ねていく態様であってもよい。

脱バイスリットは、チップ領域の内部電極層が引き出された側面を除く三側面のそれぞれに少なくとも一つは設けられていたが、本発明はこれに限定されず、チップ領域の内部電極層が引き出された側面を除く少なくとも一側面に少なくとも一つ設けられていればよい。

また、上記実施の形態では、シート積層体を得る積層工程後に積層チップ体への裁断工程を行うプロセスであったが、本発明はこの順序に限定されるものではない。よって、単位シートから一チップ領域分を取り出す裁断工程の後に、それを重ねる積層工程を行う態様も含まれる。

さらに、本発明に関する積層電子部品は、積層セラミックコンデンサに限定されるものではなく、例えば、インダクタ、ＬＣフィルタ、アレイ部品に適用することも可能であり、よって、導電層もコンデンサにおける内部電極層に限定されるものではない。

本発明の実施の形態に係る積層セラミックコンデンサを示す断面図である。 積層セラミックコンデンサの製造方法を説明する図である。 本発明の一実施の形態におけるシートの積層態様を平面的に示す図である。 本発明の一実施の形態におけるシートの積層態様を側方から示す図である。 本発明の一実施の形態における導電層、段差吸収層及び脱バイスリットの構成パターンを示す図である。 本発明の一実施の形態における導電層、段差吸収層及び脱バイスリットの印刷パターンを示す図である。 本発明の別の実施の形態における図５と同態様の図である。 本発明の別の実施の形態における図６と同態様の図である。

符号の説明

１ 積層セラミックコンデンサ（積層電子部品）
５、７ 内部電極層（導電層）
６、１０６ 段差吸収層
２５ グリーンシート（グリーン層）
３５ 単位シート（単位層）
３７ シート積層体
３９ 積層チップ体
４３ａ〜４３ｄ 一チップ領域（単位層）
４５、１４５ 脱バイスリット
１４３ａ、１４３ｂ 一チップ領域（単位層）

Claims (10)

1. バインダを含む誘電体ペーストから構成したグリーン層上に導電層及び段差吸収層を形成した単位層を複数積層して積層電子部品を製造する方法において、
   少なくとも一つの前記単位層において、前記段差吸収層を、一チップ領域でみて前記導電層の全周に形成し、且つ、その段差吸収層には、該導電層の周囲に脱バイガススリットが少なくとも一つ設けられていることを特徴とする積層電子部品の製造方法。
2. 前記単位層として、前記誘電体ペーストから構成し複数チップ領域を有するグリーンシート上に前記導電層と前記段差吸収層とを形成したもの、を複数枚用意する工程と、
   それら複数の単位層を、前記導電層の位置が交互にずれる態様で積層し、シート積層体を得る工程と、
   前記シート積層体を、一チップ領域毎に裁断して積層チップ体を得る工程と、
   前記積層チップ体に対し脱バインダ処理を行う工程と
   を備えることを特徴とする請求項１に記載の積層電子部品の製造方法。
3. 一チップ領域は平面視長方形であり、前記導電層の引き出し部は一チップ領域の一側面に形成されており、
   一チップ領域の他の三側面のそれぞれに少なくとも一つずつ前記脱バイガススリットを設けておく
   ことを特徴とする請求項１又は２に記載の積層電子部品の製造方法。
4. 一チップ領域において、前記脱バイガススリットは、その一端が前記導電層に連通し、他端が一チップ領域の側面に達していることを特徴とする請求項１乃至３の何れか一項に記載の積層電子部品の製造方法。
5. 一チップ領域内に関し、積層される少なくとも一対の層においてみて、一方の層の前記脱バイガススリットを、他方の層の前記脱バイガススリットが設けられていない部分と重なるように形成することを特徴とする請求項１乃至４の何れか一項に記載の積層電子部品の製造方法。
6. 複数の前記単位層に亙って、前記段差吸収層を同一パターンによって形成することを特徴とする請求項１乃至５の何れか一項に記載の積層電子部品の製造方法。
7. バインダを含む誘電体ペーストから構成された誘電体基体と、
   積層方向に所定の間隔をあけて前記誘電体基体内に埋設された複数の導電層と、
   少なくとも一つの前記導電層の側方に設けられた少なくとも一つの脱バイガススリットと
   を備えたことを特徴とする積層電子部品。
8. 前記誘電体基体は四側面を有しており、
   前記導電層の引き出し部は前記誘電体基体の一側面に形成されており、
   前記脱バイガススリットは前記誘電体基体の他の三側面のそれぞれに少なくとも一つずつ設けられている
   ことを特徴とする請求項７に記載の積層電子部品。
9. 前記脱バイガススリットは、その一端が前記導電層に連通し、他端が前記誘電体基体の側面に達していることを特徴とする請求項７又は８に記載の積層電子部品。
10. 前記脱バイガススリットは、複数の前記導電層の側方に設けられており、積層方向に相互に重ならないようにずれていることを特徴とする請求項７乃至９の何れか一項に記載の積層電子部品。

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