KR101872531B1 - 적층 세라믹 전자부품 및 그 제조 방법 - Google Patents

적층 세라믹 전자부품 및 그 제조 방법 Download PDF

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Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 유전체층을 포함하며, 상기 유전체층의 길이방향으로 서로 대향하는 제1 및 제3 측면, 폭 방향으로 대향하는 제2 및 제4 측면 갖는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 제1 측면 및 제3 측면으로 노출된 제1 내부전극 및 제2 내부전극을 포함하는 적층부;를 포함하며, 상기 세라믹 본체의 길이방향과 평행하는 제1 및 제2 내부전극의 양 측면에 돌출되어 형성된 잔탄 제거 경로부가 적어도 하나 이상 형성될 수 있다.

Description

적층 세라믹 전자부품 및 그 제조 방법{MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 잔탄 제거가 용이한 적층 세리막 전자부품에 관한 것이다.
적층 세라믹 전자부품은 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 전자부품도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
미립화, 박층화된 적층 세라믹 전자부품의 강도를 부여하기 위해 바인더의 양도 증가되는 추세이기 때문에 점점 적층 세라믹 전자부품의 잔탄 제거가 어려워지고 있다. 특히, 고용량 대형사이즈 칩일수록 가소 후 칩의 중심부에 잔탄 잔여량이 많은 영역이 넓어진다.
적층 세라믹 전자부품에 잔탄 잔여량이 많을수록 칩 내부의 위치에 따라 소성 거동의 차이가 발생하며, 상기 소성 거동의 차이는 내부전극의 끊김 등 적층 세라믹 전자부품의 신뢰도를 저하시킬 수 있다.
일본 특허공개공보 1999-040449
본 발명의 과제는 상기 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명은 적층 세라믹 전자부품의 잔탄 잔여량을 줄이기 위한 잔탄 제거 경로부를 제공한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층을 포함하며, 상기 유전체층의 길이방향으로 서로 대향하는 제1 및 제3 측면, 폭 방향으로 대향하는 제2 및 제4 측면 갖는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 제1 측면 및 제3 측면으로 노출된 제1 내부전극 및 제2 내부전극을 포함하는 적층부;를 포함하며, 상기 세라믹 본체의 길이방향과 평행하는 제1 및 제2 내부전극의 양 측면에 돌출되어 형성된 잔탄 제거 경로부가 적어도 하나 이상 형성될 수 있다.
또한, 상기 잔탄 제거 경로부는,상기 세라믹 본체의 제2 측면 및 제4 측면으로 노출되며, 상기 세라믹 본체의 길이 방향에서, 상기 잔탄 제거 경로부의 길이는 상기 제1 및 제2 내부전극의 길이보다 짧을 수 있다.
또한, 상기 잔탄 제거 경로부는, 상기 제1 및 제2 내부전극의 양 측면에 각각 소정 간격 이격되어 복수 개 형성될 수 있다.
또한, 상기 잔탄 제거 경로부는, 상기 세라믹 본체의 폭 - 길이 방향의 단면에서, 상기 제2 측면으로 노출된 잔탄 제거 경로부와 상기 제4 측면으로 노출된 잔탄 제거 경로부는 서로 대칭이 되도록 형성될 수 있다.
또한, 상기 잔탄 제거 경로부는, 상기 제1 및 제2 내부전극의 양 측면 중 일면에 형성되며, 상기 제1 및 제2 내부전극의 적층 순서에 따라 상기 제2 측면 및 제4 측면으로 교대로 노출되도록 형성될 수 있다.
또한, 상기 잔탄 제거 경로부는 상기 제2 측면 및 제4 측면으로 각각 노출되며, 상기 세라믹 본체의 폭 - 길이 방향 단면에서, 상기 제2 측면 및 제4 측면으로 노출되는 잔탄 제거 경로부는 서로 오프셋 되도록 배치되도록 형성될 수 있다.
또한, 상기 잔탄 제거 경로부가 노출된 상기 세라믹 본체의 제2 측면 및 제 4측면을 덮도록 형성된 에폭시를 포함하는 마진부를 포함할 수 있다.
또한, 상기 마진부는 산화 알루미늄 또는 산화 규소로 이루어진 군으로부터 선택되는 어느 하나로 이루어진 부도체 파우더를 포함하할 수 있다.
또한, 상기 세라믹 본체의 폭 방향에서, 상기 마진부의 폭은 200㎛ 이하일 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 전자부품의 제조 방법은, 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴의 양 측면 중 적어도 일부에 잔탄 제거 경로 패턴을 형성하는 단계; 상기 내부전극 패턴 및 잔탄 제거 경로 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및 상기 세라믹 적층체를 절단하여 세라믹 본체를 형성하는 단계;를 포함할 수 있다.
또한, 상기 제1 및 제2 내부전극과 전기적으로 연결되도록, 상기 세라믹 본체의 양 외주면에 외부전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 세라믹 본체로 노출된 잔탄 제거 경로부가 절연되도록, 상기 세라믹 본체의 제2 측면 및 제4 측면에 마진부를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 마진부는, 에폭시 수지 및 산화 알루미늄 또는 산화 규소로 이루어진 군으로부터 선택되는 어느 하나로 이루어진 부도체 파우더를 포함할 수 있다.
또한, 상기 마진부를 형성하는 단계는 인쇄방식으로 형성될 수 있다.
본 발명에 따르면, 바인더를 효율적으로 제거하여 소성 거동을 균일하게 유지시키며 적층 세라믹 전자부품의 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시형태를 설명하기 위한 적층 세라믹 커패시터의 개략적인 사시도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 설명하기 위한 절개 사시도이다.
도 6은 도 1의 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 길이 방향에서 절단한 폭 - 두께 방향의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터와 비교예에 따른 적층 세라믹 커패시터를 비교하기 위한 단면 사진이다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 적층 세라믹 커패시터는 세라믹 본체(110), 및 외부전극(120, 121)을 포함할 수 있다. 세라믹 본체(110)는 육면체의 형상을 가질 수 있다. 본 발명의 실시예들을 명확하게 설명하기 위하여 육면체의 방향을 정의하면, 도 1의 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
세라믹 본체(100)는 두께 방향(T)으로 적층된 복수의 유전체층을 포함할 수 있다. 세라믹 본체를 구성하는 복수의 유전체층은 소성된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화 되어 있을 수 있다.
여기서, 유전체층은 높은 유전율을 갖는 세라믹 분말로 형성될 수 있으며, 상기 세라믹 분말은 이에 제한되는 것은 아니나, 예를 들면 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 분말 등을 사용할 수 있다.
상기 유전체층을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
세라믹 본체(110)의 내부에는 제1 및 제2 내부 전극이 형성될 수 있다. 내부 전극은 유전체층 상에 형성되고 소성에 의하여 하나의 유전체층을 사이에 두고, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
제1 및 제2 내부 전극은 도전성 금속으로 형성되며, 예를 들면 Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유할 수 있다. 내부 전극층은 유전체층을 이루는 세라믹 그린시트의 일면에 니켈(Ni) 등의 금속분말이 포함된 도전성 페이스트를 소정의 패턴으로 인쇄함으로써 형성될 수 있다.
상기 도전성 페이스트에 있어서, 요변성과 파우더 간의 결합력을 부여하기 위해 유기 바인더 및 고비점의 유기 용제가 사용될 수 있다.
제1 및 제2 외부전극(120, 121)은 세라믹 본체(110)의 서로 대향하는 양측면에 형성될 수 있다. 도 1에 도시된 바와 같이, 제1 및 제2 외부전극(120)은 세라믹 본체(110)의 양 단의 외주면을 덮도록 형성될 수 있다.
이하에서는 세라믹 본체 중 제1 및 제2 외부전극이 형성되는 측면을 제1 및 제3 측면으로, 상기 제1 측면 및 제3 측면과 수직한 측면을 각각 제2 측면 및 제4 측면으로 칭하기로 한다.
제1 외부전극(120) 및 제2 외부전극(121)은 서로 전기적으로 분리될 수 있다. 제1 외부전극(120)은 세라믹 본체(110)의 일면으로 노출되는 제1 내부전극의 일단과 전기적으로 연결되고, 제2 외부전극(121)은 세라믹 본체(110)의 상기 일면과 길이방향에서 대향하는 다른 면으로 노출되는 제2 내부전극의 일단과 전기적으로 연결될 수 있다. 이로써 외부전극(120, 121)은 외부단자 역할을 할 수 있다.
외부전극(120, 121)은 구리(Cu) 또는 구리 합금(Cu alloy) 등을 이용하여 형성될 수 있다.
세라믹 본체(110) 중 복수의 제1 내부전극 및 복수의 제2 내부전극이 적층방향으로 중첩되는 부분에서 용량이 형성될 수 있으며, 그 외의 부분은 용량이 형성되는 부분을 보호하는 역할을 할 수 있다.
이하에서는 상기 내부전극이 적층되는 부분을 용량 형성층으로, 용량 형성층 이외의 부분이며, 상기 용량 형성층의 상, 하면에 형성된 유전체층을 보호층이라 칭하기로 한다.
도 2 내지 도 5는 본 발명의 일 실시예를 설명하기 위한 적층 세라믹 커패시터의 절개 사시도이다.
도 2 내지 도 5를 참조하면, 제1 및 제2 내부전극(220, 225) 중 세라믹 본체의 길이방향과 평행하는 제1 및 제2 내부전극(220, 225)의 양 측면 중 적어도 일부에 잔탄 제거 경로부(230, 235)가 돌출되어 형성될 수 있다.
본 발명의 잔탄 제거 경로부는 세라믹 본체의 제2 측면 및 제4 측면으로 노출되도록 형성된 것으로, 세라믹 본체 소성 시 잔탄이 빠져나갈 수 있는 경로를 의미한다.
상기 잔탄 제거 경로부(230, 235)는 제1 및 제2 내부전극(220, 225)을 형성하는 도전성 페이스트와 동일한 물질로 형성될 수 있으며, 제1 및 제2 내부전극(220, 225)의 연장일 수 있다.
또한, 상기 세라믹 본체의 길이 방향에서, 상기 잔탄 제거 경로부(230, 235)의 길이는 상기 제1 및 제2 내부전극(220)의 길이보다 짧게 형성될 수 있다.
도 2를 참조하면, 잔탄 제거 경로부(230, 235)는 세라믹 본체의 제2 측면과 제4 측면으로 모두 노출되도록 형성될 수 있으며, 제1 및 제2 내부전극(220, 225) 양 측면 각각에 단일 개 씩 형성될 수 있다.
즉, 세라믹 본체의 제2 및 제4 측면에서, 내부전극(220, 225)이 형성된 층마다 잔탄 제거 경로부(230, 235)가 노출된 형상일 수 있다.
또한, 상기 잔탄 제거 경로부는 상기 세라믹 본체의 폭 - 길이 방향(W - T)의 단면에서, 상기 세라믹 본체의 폭 방향 중앙에서 제1측면에서 제3측면으로 길이 방향과 평행하게 연장한 직선을 기준으로 서로 대칭이 되도록 형성될 수 있다.
도 3을 참조하면, 잔탄 제거 경로부(331, 332, 333, 334)는 세라믹 본체의 제2 측면과 제4 측면으로 모두 노출되도록 형성될 수 있으며, 제1 및 제2 내부전극(320, 325) 양 측면에 복수 개의 잔탄 제거 경로부(331, 332, 333, 334)가 소정 간격 이격되어 형성될 수 있다.
즉, 세라믹 본체의 제2 및 제4 측면에서, 내부전극(320)이 형성된 층마다 잔탄 제거 경로부(331, 332, 333, 334)가 노출된 형상일 수 있다. 또한, 상기 잔탄 제거 경로부(331, 332, 333, 334)는 상기 세라믹 본체의 폭 - 길이 방향(W - L)의 단면에서, 상기 세라믹 본체의 폭 방향 중앙에서 제1측면에서 제3측면으로 길이 방향과 평행하게 연장한 직선을 기준으로 서로 대칭이 되도록 형성될 수 있다.
도 4를 참조하면, 잔탄 제거 경로부(430, 435)는 세라믹 본체의 제2 측면 또는 제4 측면으로 중 일면으로 노출되도록 형성될 수 있으며, 적층 순서에 따라 상기 제2 측면 및 제4 측면으로 잔탄 제거 경로부(430,435)가 교대로 노출되도록, 제1 및 제2 내부전극(420, 425) 양 측면 중 한 측면에 단일 개 씩 형성될 수 있다.
즉, 세라믹 본체의 제2 및 제4 측면에서, 예를 들어, 내부전극이 형성된 홀수 층에서는 잔탄 제거 경로부(430)가 제2 측면으로 노출되고, 짝수 층에서는 잔탄 제거 경로부(435)가 제4 측면으로 노출된 형상일 수 있다.
도 5를 참조하면, 잔탄 제거 경로부(530, 535)는 세라믹 본체의 제2 측면과 제4 측면으로 모두 노출되도록 형성될 수 있으며, 제1 및 제2 내부전극(520, 525)의 양 측면 각각에 단일 개 씩 형성될 수 있다.
상기 제2 측면 및 제4 측면으로 노출되는 잔탄 제거 경로부(530, 535)는, 폭 - 길이 방향(W - L)의 단면에서 서로 오프셋되도록 배치될 수 있다. 즉, 제2 측면으로 노출되는 잔탄 제거 경로부(530)는, 제4 측면으로 노출되는 잔탄 제거 경로부(535)를 폭 방향과 평행하게 제2 측면으로 연장한 가상의 잔탄 제거 경로부 영역과 소정 간격을 두고 이격되게 형성될 수 있다.
즉, 세라믹 본체의 제2 또는 제4 측면에서, 잔탄 제거 경로부(530, 535)는 두께 방향으로 평행하게 적층되어 형성된 두 개의 영역으로 구별되며, 두 개의 영역 중 한 영역의 잔탄 제거 경로부가 홀수층에서 측면으로 노출된다면, 나머지 영역의 잔탄 제거 경로부는 짝수층에서 측면으로 노출될 수 있다.
내부전극을 형성하는 도전성 페이스트는 페이스트 간의 결합력을 부여하기 위해 유기 바인더 및 고비점의 유기 용제가 사용되며, 세라믹 본체의 가소, 소성 시 탈바인더 과정을 거치게 된다. 탈바인더 과정 시 잔탄이 제거되는바, 잔탄은 주로 내부전극이 노출된 세라믹 본체의 측면으로 제거된다.
본 발명의 일 실시예에 따르면, 내부전극이 노출되는 제1 및 제3 측면뿐만 아니라, 제2 및 제4 측면으로 잔탄 제거 경로부가 노출되므로 잔탄 제거율을 높일 수 있다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(610)를 설명하기 위한, 세라믹 본체의 길이 방향에서 절단한 폭 - 두께 방향(W - T)의 단면도이다.
도 6을 참조하면, 세라믹 본체는 외부로 노출된 잔탄 제거 경로부를 절연시키도록, 제2 측면 및 제4 측면을 덮도록 형성된 에폭시를 포함하는 마진부(630)를 포함할 수 있다.
상기 에폭시를 포함하는 마진부(630)는 산화 알루미늄 또는 산화 규소로 이루어진 군으로부터 선택되는 어느 하나로 이루어진 부도체 파우더를 더 포함할 수 있다.
상기 마진부의 두께는 외부로부터 노출된 잔탄 제거 경로부를 절연시킬 수 있을 정도이면 되고, 다만, 상기 마진부의 두께가 200㎛를 초과하는 경우, 적층 세라믹 커패시터의 크기가 커져 고용량 소형화를 구현할 수 없다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터와 비교예에 따른 적층 세라믹 커패시터의 단면을 비교하기 위한 비교 사진이다.
단면은 적층 세라믹 커패시터의 길이 방향에서 절단한 폭 - 두께 방향의 단면이며, 상, 중, 하는 단면을 두께 방향으로 세 영역으로 나눈 것이다.
상기 비교예에 따른 적층 세라믹 커패시터는 잔탄 제거 경로부가 형성되지 않은 적층 세라믹 커패시터이며, 실시예에 따른 적층 세라믹 커패시터는 도 4의 적층 세라믹 커패시터이다.
도 7에 따르면, 명암이 어두운 부분은 소성 거동의 차이로 인해 내부전극이 끊긴 것으로, 비교예에 비하여 실시예에 명암이 어두운 부분이 적은 것을 확인할 수 있으며, 특히, 잔탄 잔여량의 영향을 많이 받는 중앙 부분의 내부전극 끊김 현상이 비교예에 비하여 현저하게 줄어든 것을 확인할 수 있다.
다음으로, 본 발명의 다른 실시예에 다른 적층 세라믹 커패시터의 제조 방법을 설명한다.
본 발명의 다른 실시예에 따른 제조 방법에서, 상술한 본 발명의 일 실시예에 따른 커패시터의 특징과 동일한 내용은 생략하도록 한다.
우선 유전체를 포함하는 세라믹 그린시트를 마련할 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성할 수 있다. 상기 금속 페이스트는 특별히 제한되지 않으며, 상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
내부전극 패턴 형성 후 내부전극의 양 측면 중 적어도 일부에 잔탄 제거 경로 패턴을 형성할 수 있다. 상기 잔탄 제거 경로 패턴은 상기 내부전극 패턴을 형성하는 금속 페이스트와 동일한 물질로 형성될 수 있으며, 상기 내부전극 패턴의 연장일 수 있다.
내부전극 및 잔탄 제거 경로 패턴이 형성된 세라믹 그린시트를 적층하여 적층체를 형성 한 후, 상기 세라믹 적층체를 절단하여 세라믹 본체를 형성할 수 있다.
이후, 세라믹 본체의 외주면에 외부전극을 형성할 수 있다. 상기 외부전극은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 외부전극은 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있으며, 세라믹 본체에 외부전극을 형성한 후 도금하는 공정을 거칠 수 있다.
외부전극 형성 후, 외부전극이 형성되지 않은 세라믹 본체의 양 측면에 에폭시를 포함한 마진부를 형성할 수 있다.
마진부를 형성한 후 외부전극을 형성하는 경우, 에폭시 수지의 용융점이 외부전극을 형성하는 도전성 페이스트를 소성하는 소성 온도 보다 낮아 용융될 수 있다.
상기 에폭시 수지를 포함하는 마진부를 형성하는 단계는 인쇄 방식으로 수행될 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 세라믹 커패시터 120: 외부전극
220, 320, 420, 520: 내부전극
210, 310, 410, 510 : 보호층

Claims (16)

  1. 유전체층을 포함하며, 상기 유전체층의 길이방향으로 서로 대향하는 제1 및 제3 측면, 폭 방향으로 대향하는 제2 및 제4 측면 갖는 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체의 제1 측면 및 제3 측면으로 노출된 제1 내부전극 및 제2 내부전극을 포함하는 적층부;를 포함하며,
    상기 세라믹 본체의 길이방향과 평행하는 제1 및 제2 내부전극의 양 측면에 돌출되어 형성되되, 상기 세라믹 본체의 제2 측면 및 제4 측면으로 노출된 잔탄 제거 경로부가 적어도 하나 이상 형성되며, 상기 잔탄 제거 경로부가 노출된 상기 세라믹 본체의 제2 측면 및 제4 측면을 덮도록 형성된 에폭시를 포함하는 마진부를 포함하는 적층 세라믹 전자부품.
  2. 제1항에 대하여,
    상기 세라믹 본체의 길이 방향에서, 상기 잔탄 제거 경로부의 길이는 상기 제1 및 제2 내부전극의 길이보다 짧은 적층 세라믹 전자부품.
  3. 제2항에 대하여, 상기 잔탄 제거 경로부는,
    상기 제1 및 제2 내부전극의 양 측면에 각각 소정 간격 이격되어 복수 개 형성된 적층 세라믹 전자부품.
  4. 제2항 또는 제3항 중 어느 한 항에 있어서,
    상기 세라믹 본체의 폭 - 길이 방향의 단면에서, 상기 제2 측면으로 노출된 잔탄 제거 경로부와 상기 제4 측면으로 노출된 잔탄 제거 경로부는 서로 대칭이 되도록 형성된 적층 세라믹 전자부품.
  5. 제1항에 있어서, 상기 잔탄 제거 경로부는,
    상기 제1 및 제2 내부전극의 양 측면 중 일면에 형성되며, 상기 제1 및 제2 내부전극의 적층 순서에 따라 상기 제2 측면 및 제4 측면으로 교대로 노출되도록 형성된 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 세라믹 본체의 폭 - 길이 방향 단면에서, 상기 제2 측면 및 제4 측면으로 노출되는 잔탄 제거 경로부는 서로 오프셋 되도록 배치되는 적층 세라믹 전자부품.
  7. 삭제
  8. 제1항에 있어서,
    상기 마진부는 산화 알루미늄 또는 산화 규소로 이루어진 군으로부터 선택되는 어느 하나로 이루어진 부도체 파우더를 포함하는 적층 세라믹 전자부품.
  9. 제1항에 있어서, 상기 세라믹 본체의 폭 방향에서,
    상기 마진부의 폭은 200㎛ 이하인 적층 세라믹 전자부품.
  10. 유전체층을 포함하는 세라믹 그린시트를 마련하는 단계;
    상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴의 양 측면 중 적어도 일부에 잔탄 제거 경로 패턴을 형성하는 단계;
    상기 내부전극 패턴 및 잔탄 제거 경로 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 및
    상기 세라믹 적층체를 절단하여 세라믹 본체를 형성하는 단계;를 포함하며, 상기 잔탄 제거 경로 패턴은 상기 세라믹 본체의 폭 방향으로 대향하는 제2 및 제4 측면으로 노출되고, 상기 세라믹 본체로 노출된 잔탄 제거 경로부가 절연되도록, 상기 세라믹 본체의 폭 방향으로 대향하는 제2 및 제4 측면에 마진부를 형성하는 단계를 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 및 제2 내부전극과 전기적으로 연결되도록, 상기 세라믹 본체의 양 외주면에 외부전극을 형성하는 단계를 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  12. 삭제
  13. 제10항에 있어서, 상기 마진부는,
    에폭시 수지 및 산화 알루미늄 또는 산화 규소로 이루어진 군으로부터 선택되는 어느 하나로 이루어진 부도체 파우더를 포함하는 적층 세라믹 전자부품의 제조 방법.
  14. 제13항에 있어서,
    상기 마진부를 형성하는 단계는 인쇄방식으로 형성되는 적층 세라믹 전자부품의 제조 방법.
  15. 제1항에 대하여,
    상기 잔탄 제거 경로부와 상기 제1 및 제2 내부전극을 형성하는 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  16. 제10항에 있어서,
    상기 잔탄 제거 경로 패턴과 상기 내부전극 패턴을 형성하는 도전성 페이스트는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품의 제조 방법.
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