JPH1140449A - 積層セラミック電子部品の製造方法、積層セラミック電子部品および積層セラミック電子部品アセンブリ - Google Patents

Abstract

(57)【要約】 【課題】 積層セラミックコンデンサ等の積層セラミッ
ク電子部品のための積層体チップは、脱バインダ処理を
経て製造されるものであるが、たとえば高容量化のため
に積層体チップが大型化されたときには、脱バインダを
十分に行なうことが困難で、得られた積層体チップにお
いてデラミネーションを生じやすい。 【解決手段】 隣り合うマザーシート上の帯状の内部電
極１０および１１が互いに直交する方向に延びるように
複数のマザーシートを積み重ねてなるマザー積層体を切
断して積層体チップ２を得るようにする。この積層体チ
ップ２のすべての切断面１４〜１７上に内部電極１０，
１１のいずれかの切断端縁が露出するので、脱バインダ
工程において、バインダが内部電極１０，１１に沿って
積層体チップ２の外表面にまで至りやすく、バインダを
効率的に飛ばすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、たとえば積層セ
ラミックコンデンサまたは積層セラミックバリスタのよ
うな積層セラミック電子部品の製造方法、この製造方法
によって得られる積層セラミック電子部品、およびこの
ような複数の積層セラミック電子部品を備えて構成され
る積層セラミック電子部品アセンブリに関するものであ
る。

【０００２】

【従来の技術】積層セラミックコンデンサは、複数のセ
ラミック層をもって構成された積層体チップを備え、積
層体チップの内部には、複数の内部電極が互いに対向す
るように形成されている。このような積層体チップを得
るため、バインダを含む生のセラミックからなる複数の
セラミック層を積層して構成された段階にあるものを、
脱バインダ処理し、焼成することが行なわれている。

【０００３】典型的な積層セラミックコンデンサにあっ
ては、上述の複数の内部電極は、積層体チップの相対向
する第１および第２の端面のうち、第１の端面にまで引
き出される第１グループの内部電極と第２の端面にまで
引き出される第２グループの内部電極とに分類され、こ
れら第１グループの内部電極と第２グループの内部電極
とは、積層体チップ内で交互に配置されている。

【０００４】また、積層体チップの第１および第２の端
面上には、第１グループおよび第２グループの内部電極
にそれぞれ接続される第１および第２の外部電極が形成
されている。

【０００５】

【発明が解決しようとする課題】上述したような積層セ
ラミックコンデンサの高容量化を図るため、積層体チッ
プを大型化すると、これを得るために実施される脱バイ
ンダ処理を十分に行なうことが困難になる、という問題
がある。脱バインダ処理において、バインダの多くは、
内部電極が延びる界面に沿って積層体チップの端面にま
で至り、ここから外部に飛ばされることになるが、積層
体チップが大型化し、それによって内部電極が大面積化
したときには、バインダが積層体チップの端面にまで十
分に至らないことがあるからである。

【０００６】上述のように、脱バインダが十分に行なわ
れないと、焼成後の積層体チップにおいてデラミネーシ
ョンが発生しやすくなる。また、内部電極が上述のよう
に大面積化すると、積層セラミックコンデンサの等価直
列抵抗が上昇する。また、内部電極の角の部分に電界が
集中するため、積層セラミックコンデンサの耐電圧が低
くなる。

【０００７】同様の問題は、積層セラミックコンデンサ
だけでなく、たとえば積層セラミックバリスタのような
他の積層セラミック電子部品においても遭遇し得る。そ
こで、この発明の目的は、上述した問題を解決し得る、
積層セラミック電子部品の製造方法、この製造方法によ
って得られる積層セラミック電子部品、およびこのよう
な複数の積層セラミック電子部品をもって構成される積
層セラミック電子部品アセンブリを提供しようとするこ
とである。

【０００８】

【課題を解決するための手段】この発明に係る積層セラ
ミック電子部品の製造方法は、上述した技術的課題を解
決するため、バインダを含む生のセラミックからなる複
数のマザーシートを用意する工程と、マザーシートの特
定のものの上に、互いの間にギャップを形成しながら互
いに平行に延びる複数列をなすように、帯状の内部電極
を形成する工程と、内部電極が形成されたマザーシート
については、隣り合うマザーシート上の帯状の各内部電
極が互いに直交する方向に延びるように、複数のマザー
シートを積み重ねてマザー積層体を得る工程と、内部電
極間のギャップを通るように位置するとともに互いに直
交する各々複数の切断線に沿ってマザー積層体を切断す
ることによって、すべての切断面上にいずれかの内部電
極の切断端縁が露出している積層体チップを得る工程
と、積層体チップを脱バインダ処理し、次いで焼成する
工程と、焼成された積層体チップの各切断面上に、内部
電極の切断端縁と電気的に接続されるように外部電極を
形成する工程とを備えることを特徴としている。

【０００９】上述した積層セラミック電子部品の製造方
法において、好ましくは、積層体チップを得るためのマ
ザー積層体の切断工程は、マザー積層体をダイサーによ
り切断する工程を含む。この発明は、また、上述した製
造方法によって得られた、積層セラミック電子部品にも
向けられる。

【００１０】上述した積層セラミック電子部品におい
て、好ましくは、内部電極の延びる方向に測定したとき
の積層体チップの縦方向寸法と横方向寸法とは互いに等
しくされる。また、この発明に係る積層セラミック電子
部品は、典型的には、積層セラミックコンデンサであっ
たり、積層セラミックバリスタであったりする。

【００１１】この発明は、上述したような積層セラミッ
ク電子部品を複数備える積層セラミック電子部品アセン
ブリにも向けられる。この積層セラミック電子部品アセ
ンブリにおいて、各外部電極が積み重ね方向に整列する
ように、複数の積層セラミック電子部品が積み重ねら
れ、整列した外部電極がそれぞれ導電接続される。

【００１２】

【発明の実施の形態】図１は、この発明の一実施形態に
よる積層セラミックコンデンサ１を示す斜視図である。
限定するものではないが、この実施形態において用いら
れるコンデンサ１の外形寸法は、２０mm×２０mm×５mm
の大型サイズである。概略的に説明すると、積層セラミ
ックコンデンサ１は、図２に示すような積層体チップ２
を備え、積層体チップ２は、図３に互いに分離して示す
ような複数のセラミック層３および４を含んでいる。ま
た、積層体チップ２は、図４に互いに分離して示すよう
なマザーシート５および６を含む複数のマザーシートを
積み重ねて、図５に示すようなマザー積層体７を得た
後、これを切断する工程を経て得られるものである。

【００１３】以下に、積層セラミックコンデンサ１の製
造方法について詳細に説明する。図４に示すようなマザ
ーシート５および６を含む複数のマザーシートが用意さ
れる。これらマザーシートは、バインダを含む生のセラ
ミックからなる。図４に示した特定のマザーシート５お
よび６上には、それぞれ、互いの間にギャップ８および
９を形成しながら互いに平行に延びる複数列をなすよう
に、帯状の内部電極１０および１１がたとえば金属粉末
を含有するペーストを印刷することによって形成され
る。

【００１４】次いで、図４に示した内部電極１０および
１１がそれぞれ形成された各々所定数のマザーシート５
および６が交互に積み重ねられるとともに、これらマザ
ーシート５および６の積み重ねの両側に内部電極を形成
していない所定数のマザーシートが積み重ねられること
によって、図５に示したマザー積層体７が得られる。こ
の積み重ねにおいて、内部電極１０および１１がそれぞ
れ形成されたマザーシート５および６については、図４
に示すように、隣り合うマザーシート５および６上の帯
状の各内部電極１０および１１が互いに直交する方向に
延びるようにされる。

【００１５】次いで、マザー積層体７は、必要に応じて
プレスされた後、図５に１点鎖線で示した互いに直交す
る各々複数の切断線１２および１３に沿って切断され
る。これら切断線１２および１３のうち、一方の切断線
１２は、マザーシート５上の内部電極１０間のギャップ
８のほぼ中央部を通り、他方の切断線１３は、マザーシ
ート６上の内部電極１１間のギャップ９のほぼ中央部を
通るように位置している。

【００１６】この切断により、マザー積層体７から、図
２に示すような積層体チップ２が複数取り出される。各
積層体チップ２の側面は、上述した切断線１２および１
３に沿う切断によって形成された切断面１４、１５、１
６および１７によって規定されている。上述したよう
に、複数の積層体チップ２を得るためのマザー積層体７
の切断は、ダイサーにより行なうことが好ましい。ダイ
サーによる切断は、切断面１４〜１７の表面粗さのコン
トロールを容易にし、そのため、後述する脱バインダお
よび焼成工程において好都合な条件を積層体チップ２に
与えることが容易になるからである。

【００１７】積層体チップ２は、図３に示すようなセラ
ミック層３および４を各々複数ずつ備えている。セラミ
ック層３は、帯状の内部電極１０を形成しているマザー
シート５を切断した結果としてもたらされたもので、内
部電極１０の切断端縁は、セラミック層３の相対向する
２つの端縁上に位置している。また、セラミック層４
は、帯状の内部電極１１を形成しているマザーシート６
を切断した結果としてもたらされたもので、内部電極１
１の切断端縁は、上述した内部電極１０の切断端縁を位
置させる側にある端縁とは異なる、セラミック層４の相
対向する２つの端縁上に位置している。

【００１８】このようなことから、図２に示すように、
積層体チップ２のすべての切断面１４、１５、１６およ
び１７上に、いずれかの内部電極１０または１１の切断
端縁が露出することになる。より詳細には、相対向する
切断面１４および１６には、内部電極１０の切断端縁が
露出し、これら切断面１４および１６間を連結するよう
に内部電極１０が延びている。他方、相対向する切断面
１５および１７には、内部電極１１の切断端縁が露出
し、これら切断面１５および１７間を連結するように内
部電極１１が延びている。

【００１９】このようにして得られた積層体チップ２
は、この段階では、生のセラミックを含んでいるので、
この積層体チップ２は、脱バインダ処理され、次いで焼
成される。上述した脱バインダにおいて、前述したよう
に、バインダの多くは、内部電極１０および１１が延び
る界面に沿って積層体チップ２の外表面にまで至り、こ
こから外部に飛ばされることになるが、この実施形態で
は、内部電極１０および１１は、各々の両端縁を積層体
チップ２の切断面１４〜１７のいずれか２つの面上に露
出させているので、脱バインダを能率的に行なうことが
できる。したがって、たとえ積層体チップ２が大型化
し、それによって内部電極１０および１１が大面積化し
ても、十分な脱バインダ処理を比較的短時間で終えるこ
とができる。

【００２０】また、上述のように脱バインダが十分に行
なわれると、焼成後の積層体チップ２においてデラミネ
ーションを生じにくくすることができる。次いで、焼成
された積層体チップ２の切断面１４〜１７の各々上に、
図１に示すように、内部電極１０および１１の各切断端
縁と電気的に接続されるように、外部電極１８、１９、
２０および２１がそれぞれ形成される。外部電極１８〜
２１は、たとえば、金属粉末を含有するペーストを塗布
し、焼き付けたり、乾式めっきなどによって形成され
る。

【００２１】このようにして、所望の積層セラミックコ
ンデンサ１が得られる。このような積層セラミックコン
デンサ１において、複数組の内部電極１０および１１の
対向により形成される複数の静電容量は、外部電極１８
〜２１によって並列に接続されながら外部に取り出され
る。この積層セラミックコンデンサ１によれば、内部電
極１０および１１は、各々の両端において端子電極とな
る外部電極１８〜２１のいずれかに接続されているの
で、積層体チップ２の大型化に伴い内部電極１０および
１１が大面積化しても、当該積層セラミックコンデンサ
１の等価直列抵抗が上昇することを抑制できる。

【００２２】また、内部電極１０および１１は、いずれ
も、積層体チップ２内において、角を形成しないので、
電界集中の度合いが小さく、したがって、積層セラミッ
クコンデンサ１の耐電圧が向上する。この実施形態で
は、積層体チップ２の寸法に関して、図１に示すよう
に、内部電極１０および１１の延びる方向に測定したと
きの縦方向寸法２２と横方向寸法２３とは互いに等しく
され、積層体チップ２の平面形状が正方形となってい
る。このような正方形内において最大限とり得る内部電
極１０と１１との有効対向面積は、同一面積の四角形内
において最大限とり得る内部電極の有効対向面積の中
で、最も大きくなり、したがって、縦方向寸法２２と横
方向寸法２３とが互いに等しくされることは、大容量取
得に有利である。

【００２３】また、縦方向寸法２２と横方向寸法２３と
が互いに等しくされると、積層体チップ２の切断面１４
〜１７に関する方向性がなくなるため、外部電極１８〜
２１の形成やその他の取扱いのための工程を容易に進め
ることができる。また、縦方向寸法２２と横方向寸法２
３とが互いに等しくされることにより、積層体チップ２
の平面形状が点対称となるので、焼結時の歪みを生じに
くくすることができる。

【００２４】図６は、この発明の他の実施形態による積
層セラミックコンデンサアセンブリ２４を示す斜視図で
ある。図６には、図１に示したような複数の、たとえば
４つの積層セラミックコンデンサ１が図示されている。
これら積層セラミックコンデンサ１は積み重ねられ、各
々の外部電極１８〜２１がこの積み重ね方向に整列する
ようにされる。そして、整列した外部電極１８〜２１の
各々が導電接続される。より具体的には、たとえば金属
板からなる端子部材２５、２６、２７および２８によっ
て一連に接続される。

【００２５】このような積層セラミックコンデンサアセ
ンブリ２４は、複数の積層セラミックコンデンサ１を端
子部材２５〜２８により並列に接続した構造を有してい
て、この並列接続により、複数の積層セラミックコンデ
ンサ１のそれぞれが与える静電容量の合計が、端子部材
２５または２７と端子部材２６または２８との間で取り
出すことができる。なお、端子部材２５と端子部材２７
とを互いに接続し、また、端子部材２６と端子部材２８
とを互いに接続しておいてもよい。

【００２６】この積層セラミックコンデンサアセンブリ
２４は、前述した積層セラミックコンデンサ１が奏する
効果をそのまま保有しており、たとえば、内部電極１０
および１１（図１等参照）の各両端にそれぞれ接続され
る外部電極１８〜２１のすべてに端子部材２５〜２８を
それぞれ接続して、静電容量を取り出すようにしている
ので、当該積層セラミックコンデンサアセンブリ２４全
体としての等価直列抵抗も小さくすることができる。ま
た、このような端子部材２５〜２８の接続状態によれ
ば、電流容量を大きくすることができるとともに、積層
セラミックコンデンサ１の内部で生じ得る発熱を端子部
材２５〜２８を通して有利に放熱することができる。

【００２７】また、図１に示すように、縦方向寸法２２
と横方向寸法２３とが等しい積層セラミックコンデンサ
１を用いるときには、外部電極１８〜２１の向く方向に
関する方向性がないので、積層セラミックコンデンサア
センブリ２４を組み立てることが容易になる。積層セラ
ミックコンデンサアセンブリ２４は、図示しないが、所
定以上の耐衝撃性を確保するため、これをケース内に収
納したり、さらにケースと積層セラミックコンデンサア
センブリ２４との隙間に樹脂を充填したりしてもよい。
このように耐衝撃性が確保された積層セラミックコンデ
ンサアセンブリ２４は、たとえば電気自動車用の平滑コ
ンデンサのように、比較的大きな衝撃を受けやすい用途
に有利に向けることができる。

【００２８】以上、この発明を積層セラミックコンデン
サに関連する実施形態について説明したが、この発明
は、積層セラミックバリスタ等の他の積層セラミック電
子部品にも適用することができる。この発明が積層セラ
ミックバリスタに適用される場合には、上述した積層セ
ラミックコンデンサに係る実施形態の説明において、
「コンデンサ」を「バリスタ」に置き換えることによ
り、この説明の実質的部分および図面を援用することが
できる。

【００２９】

【発明の効果】以上のように、この発明に係る積層セラ
ミック電子部品の製造方法によれば、脱バインダ処理を
しようとする積層体チップは、マザー積層体の切断によ
ってもたらされる切断面のすべてに内部電極の切断端縁
を露出させている状態になっているので、脱バインダに
おいて、内部電極が延びる界面に沿って積層体チップの
切断面にまで至ったバインダを、迅速に外部に飛ばすこ
とができ、脱バインダを能率的に行なうことができる。
したがって、高容量化のために積層体チップが大型化
し、それによって内部電極が大面積化しても、十分な脱
バインダ処理を比較的短時間で終えることができる。そ
の結果、焼成後の積層体チップにおいてデラミネーショ
ンを生じにくくすることができる。

【００３０】上述した積層セラミック電子部品の製造方
法において、積層体チップを得るためのマザー積層体の
切断をダイサーにより行なうと、切断面の表面粗さをコ
ントロールしやすくなる。そのため、脱バインダおよび
焼成工程において好都合な条件を積層体チップに与える
ことが容易になる。この発明に係る積層セラミック電子
部品は、上述した製造方法によって得られるものである
ので、脱バインダ処理の不十分さやデラミネーションに
煩わされることなく、積層体チップを大型化し、高容量
化を図ることを可能にする。また、内部電極は、各々の
両端において端子電極となる外部電極のいずれかに接続
されているので、積層体チップの大型化に伴い内部電極
が大面積化しても、当該積層セラミック電子部品の等価
直列抵抗が上昇することを抑制できる。また、内部電極
は、いずれも、積層体チップ内において、角を形成しな
いので、電界集中の度合いが小さく、したがって、積層
セラミック電子部品の耐電圧を向上させることができ
る。

【００３１】上述した積層セラミック電子部品におい
て、内部電極の延びる方向に測定したときの積層体チッ
プの縦方向寸法と横方向寸法とが互いに等しくされてい
ると、これら縦方向寸法と横方向寸法とによって規定さ
れる正方形内において最大限とり得る内部電極間の有効
対向面積は、同一面積の四角形内において最大限とり得
る内部電極の有効対向面積の中で、最も大きくなるた
め、たとえば積層セラミックコンデンサにおける大容量
取得に有利である。また、積層体チップの切断面に関す
る方向性がなくなるため、外部電極の形成のための工程
を容易に進めることができる。また、積層体チップの平
面形状が点対称となるので、焼結時の歪みを生じにくく
することができる。

【００３２】また、この発明に係る積層セラミック電子
部品の構造は、積層セラミックコンデンサまたは積層セ
ラミックバリスタに有利に適用することができる。この
発明に係る積層セラミック電子部品アセンブリは、上述
したような積層セラミック電子部品を複数備え、各外部
電極が積み重ね方向に整列するように、これら複数の積
層セラミック電子部品が積み重ねられ、整列した外部電
極がそれぞれ導電接続されているので、前述した積層セ
ラミック電子部品が奏する効果をそのまま保有してい
る。たとえば、内部電極の各両端にそれぞれ接続される
外部電極のすべてが静電容量を取り出すようにしている
ので、当該積層セラミック電子部品アセンブリ全体とし
ての等価直列抵抗も小さくすることができる。また、端
子部材を用いて整列した外部電極を導電接続したもので
は、その接続状態により、電流容量を大きくすることが
できるとともに、各積層セラミック電子部品の内部で生
じ得る発熱を端子部材を通して有利に放熱することがで
きる。

【００３３】また、上述した積層セラミック電子部品ア
センブリにおいて、内部電極の延びる方向に測定したと
きの縦方向寸法と横方向寸法とが等しい積層体チップを
備える積層セラミック電子部品を用いると、外部電極の
向く方向に関する方向性がないので、積層セラミック電
子部品アセンブリを組み立てることが容易になる。

【図面の簡単な説明】

【図１】この発明の一実施形態による積層セラミックコ
ンデンサ１を示す斜視図である。

【図２】図１に示した積層セラミックコンデンサ１に備
える積層体チップ２を示す斜視図である。

【図３】図２に示した積層体チップ２に含まれるセラミ
ック層３および４を示す斜視図である。

【図４】図２に示した積層体チップ２を得るために用意
されるマザーシート５および６を示す斜視図である。

【図５】図４に示したマザーシート５および６を含む複
数のマザーシートを積み重ねて得られたマザー積層体７
を示す斜視図である。

【図６】この発明の他の実施形態による積層セラミック
コンデンサアセンブリ２４を示す斜視図である。

【符号の説明】

１ 積層セラミックコンデンサ ２ 積層体チップ ３，４ セラミック層 ５，６ マザーシート ７ マザー積層体 ８，９ ギャップ １０，１１ 内部電極 １２，１３ 切断線 １４，１５，１６，１７ 切断面 １８，１９，２０，２１ 外部電極 ２２ 縦方向寸法 ２３ 横方向寸法 ２４ 積層セラミックコンデンサアセンブリ ２５，２６，２７，２８ 端子部材

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 真一 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 永島 満 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 バインダを含む生のセラミックからなる
   複数のマザーシートを用意する工程と、 前記マザーシートの特定のものの上に、互いの間にギャ
   ップを形成しながら互いに平行に延びる複数列をなすよ
   うに、帯状の内部電極を形成する工程と、 前記内部電極が形成された前記マザーシートについて
   は、隣り合う前記マザーシート上の帯状の各前記内部電
   極が互いに直交する方向に延びるように、複数の前記マ
   ザーシートを積み重ねてマザー積層体を得る工程と、 前記内部電極間の前記ギャップを通るように位置すると
   ともに互いに直交する各々複数の切断線に沿って前記マ
   ザー積層体を切断することによって、すべての切断面上
   にいずれかの前記内部電極の切断端縁が露出している積
   層体チップを得る工程と、 前記積層体チップを脱バインダ処理し、次いで焼成する
   工程と、 焼成された前記積層体チップの各前記切断面上に、前記
   内部電極の切断端縁と電気的に接続されるように外部電
   極を形成する工程とを備える、積層セラミック電子部品
   の製造方法。
2. 【請求項２】 前記積層体チップを得るための前記マザ
   ー積層体の切断工程は、前記マザー積層体をダイサーに
   より切断する工程を含む、請求項１に記載の積層セラミ
   ック電子部品の製造方法。
3. 【請求項３】 請求項１または２に記載の製造方法によ
   って得られた、積層セラミック電子部品。
4. 【請求項４】 前記内部電極の延びる方向に測定したと
   きの前記積層体チップの縦方向寸法と横方向寸法とは互
   いに等しい、請求項３に記載の積層セラミック電子部
   品。
5. 【請求項５】 当該積層セラミック電子部品が積層セラ
   ミックコンデンサである、請求項３または４に記載の積
   層セラミック電子部品。
6. 【請求項６】 当該積層セラミック電子部品が積層セラ
   ミックバリスタである、請求項３または４に記載の積層
   セラミック電子部品。
7. 【請求項７】 請求項３ないし６のいずれかに記載の積
   層セラミック電子部品を複数備え、各前記外部電極が積
   み重ね方向に整列するように、複数の前記積層セラミッ
   ク電子部品が積み重ねられ、整列した前記外部電極をそ
   れぞれ導電接続した、積層セラミック電子部品アセンブ
   リ。