KR20130061168A - 적층형 세라믹 전자 부품 - Google Patents

적층형 세라믹 전자 부품 Download PDF

Info

Publication number
KR20130061168A
KR20130061168A KR1020137003556A KR20137003556A KR20130061168A KR 20130061168 A KR20130061168 A KR 20130061168A KR 1020137003556 A KR1020137003556 A KR 1020137003556A KR 20137003556 A KR20137003556 A KR 20137003556A KR 20130061168 A KR20130061168 A KR 20130061168A
Authority
KR
South Korea
Prior art keywords
layered
ceramic
portions
high porosity
porosity
Prior art date
Application number
KR1020137003556A
Other languages
English (en)
Other versions
KR101508503B1 (ko
Inventor
코이치로 모리타
아츠시 이마이
Original Assignee
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이요 유덴 가부시키가이샤 filed Critical 다이요 유덴 가부시키가이샤
Publication of KR20130061168A publication Critical patent/KR20130061168A/ko
Application granted granted Critical
Publication of KR101508503B1 publication Critical patent/KR101508503B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Abstract

본 발명은 소결 칩이 딜라미네이션 및 잔류 응력을 가지는 경우에서도 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 소결 칩에 크랙이 발생하는 것을 확실하게 방지할 수 있는 적층형 세라믹 전자 부품을 제공한다.
적층형 세라믹 콘덴서(10-1)는 세라믹부(11a)의 통 형상 세라믹 부분(11a2)에 상기 통 형상 세라믹 부분(11a2)의 공극률보다도 고공극률을 가지고, 또한 각 층 형상 도체부(11b)의 좌우 측연과 마주 향하는 2개의 층 형상 부분(11d1 및 11d2)과, 가장 외측의 2개의 층 형상 도체부(11b)의 외측면과 마주 향하는 2개의 층 형상 부분(11d3 및 11d4)을 일체로 구비한 통 형상의 고공극률 부분(11d)을 세라믹부(11a)의 표면으로부터 노출하지 않도록 포함한다.

Description

적층형 세라믹 전자 부품{LAMINATED CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층형 세라믹 콘덴서를 포함하는 적층형 세라믹 전자 부품에 관한 것이다.
도 1은 적층형 세라믹 전자 부품으로서 널리 알려져 있는 종래의 적층형 세라믹 콘덴서의 외관을 도시하고, 도 2의 (Sa)는 도 1의 Sa-Sa선을 따른 단면을 도시하고, 도 2의 (Sb)는 도 1의 Sb-Sb선을 따른 단면을 도시한다. 참고로 도 1의 L은 길이를 나타내고, W는 폭을 나타내고, H는 높이를 나타낸다.
이 적층형 세라믹 콘덴서(10)는 세라믹부(11a) 내에 다수(도면에서는 20)의 층 형상[層狀] 도체부(11b)가 마주 향해서 배치된 대략 직방체 형상의 소결(燒結) 칩(11)과, 상기 소결 칩(11)의 길이 방향의 양 단부(端部)에 설치된 1쌍의 외부 단자(12)를 구비한다. 소결 칩(11)을 구성하는 세라믹부(11a)는 층 형상 도체부(11b) 사이에 존재하는 다수(도면에서는 19)의 층 형상 세라믹 부분(11a1)과, 층 형상 도체부(11b) 전체의 주위를 둘러싸듯이 존재하는 통 형상[筒狀] 세라믹 부분(11a2)으로 구분할 수 있다. 소결 칩(11)을 구성하는 다수의 층 형상 도체부(11b) 중에서 위로부터 홀수번째의 층 형상 도체부(11b)의 단연(端緣)은 일방(一方)의 외부 단자(12)에 전기적으로 접속되고, 위로부터 짝수번째의 층 형상 도체부(11b)의 단연은 타방(他方)의 외부 단자(12)에 전기적으로 접속된다.
상기 적층형 세라믹 콘덴서(10)의 소결 칩(11)은 통상, 미(未)소결의 층 형상 도체부가 형성된 세라믹 그린시트와 미소결의 층 형상 도체부가 형성되지 않은 세라믹 그린시트를 소정 순서로 중첩해서 압착하는 것에 의해 미소결 칩을 얻은 후, 상기 미소결 칩을 소성로(燒成爐)에 투입하여 미소결의 층 형상 도체부와 세라믹 그린시트의 동시 소결을 수행하는 것에 의해 제작된다. 이 소성 공정에서는 미소결의 층 형상 도체부와 세라믹 그린시트의 열팽창 및 수축의 거동에 차이가 발생하기 때문에, 제작된 소성 칩(11)은 딜라미네이션(층 사이 박리, delamination)과 잔류 응력을 가지는 것으로 되기 쉽다.
상기 적층형 세라믹 콘덴서(10)는 일반적으로 리플로우 납땜에 의해 회로 기판 등에 실장(實裝)되기 때문에 소결 칩(11)이 딜라미네이션 및 잔류 응력을 가지는 경우에는 리플로우 납땜 시에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장(增長)되어서 상기 소결 칩(11)에 크랙이 발생할 우려가 있다.
이와 같은 딜라미네이션 및 잔류 응력은 각 층 형상 세라믹 부분(11a1)과 각 층 형상 도체부(11b)의 계면(BF1)(부호의 도시는 생략), 및 통 형상 세라믹 부분(11a2)과 가장 외측의 2개의 층 형상 도체부(11b)[최상위의 층 형상 도체부(11b)와 최하위의 층 형상 도체부(11b)]의 계면(BF2)(부호의 도시는 생략)에 존재하기 쉽다. 따라서 리플로우 납땜 시에 받는 열 충격에 의해 딜라미네이션 및 잔류 응력이 증장되어서 각 계면(BF1 및 BF2)을 벽개(劈開)할 것 같은 응력이 발생하면, 상기 응력이 통 형상 세라믹 부분(11a2)의 주로 좌우부[즉, 각 층 형상 도체부(11b)의 양 측연(側緣)과 마주 향하는 부분]에 전달되어 상기 좌우 부분에 크랙이 발생할 우려가 있다. 이 크랙 발생의 우려는 리플로우 납땜 시뿐만 아니라, 회로 기판 등에 실장된 상기 적층형 세라믹 콘덴서(10)가 고온 하에서 열 충격을 받은 경우나, 상기 적층형 세라믹 콘덴서(10)의 스스로의 발열에 의해 온도 상승을 발생하여 열 충격을 받은 경우 등에서도 마찬가지로 발생할 수 있다.
일본 특개 2003-309039호 공보(특허문헌 1)에는 소결 칩이 딜라미네이션 및 잔류 응력을 가지지 않도록 구성된 적층형 세라믹 콘덴서(10′)가 개시(開示)된다. 이 적층형 세라믹 콘덴서(10′)의 구성을 도 3의 (A) 및 도 3의 (B)에 도시한다. 도시와 같이 적층형 세라믹 콘덴서(10′)는 적층형 세라믹 콘덴서(10)와 대략 같은 구성을 가진다. 적층형 세라믹 콘덴서(10′)에서는 소결 칩(11)을 구성하는 세라믹부(11a)의 통 형상 세라믹 부분(11a2)의 상하 부분에서의 포어(11c)(pore)의 존재율이 상기 통 형상 세라믹 부분(11a)의 상하의 표면으로부터 내측을 향할 정도로 높아지고 있다. 포어(11c)는 세라믹 그린시트에 포함되는 바인더를 소성 공정으로 소실(消失)시키는 것에 의해 형성된다. 통 형상 세라믹 부분(11a2)의 상하 부분을 복수의 세라믹 그린시트로 구성하고, 이 복수의 세라믹 그린시트의 바인더 함유율을 상하면(上下面)으로부터 내측을 향할 정도로 높게 하는 것에 의해 포어(11c)의 존재율이 내측을 향할 정도로 높아지도록 한다. 통 형상 세라믹 부분(11a2)의 좌우 부분에서의 포어(11c)의 존재율은 층 형상 세라믹 부분(11a1)의 포어 존재율과 같다.
이 적층형 세라믹 콘덴서(10′)는 소결 칩(11)을 구성하는 세라믹부(11a)의 통 형상 세라믹 부분(11a2)의 상하 부분에서의 포어(11c)의 존재율을 그 상하의 표면으로부터 내측을 향할 정도로 높아지도록 구성되기 때문에, 리플로우 납땜 등에 의해 딜라미네이션 및 잔류 응력이 증장되어서 계면(BF2)으로부터 통 형상 세라믹 부분(11a2)의 상하 부분에 응력이 전달하려고해도 이 응력의 전달은 주로 가장 외측의 2개의 층 형상 도체부(11b)에 인접하는 포어(11c)의 군(群)에 의해 어느 정도 억제된다.
하지만 상기 적층형 세라믹 콘덴서(10′)는 통 형상 세라믹 부분(11a2)의 좌우 부분에서의 포어(11c)의 존재율이 층 형상 세라믹 부분(11a1)의 포어 존재율과 같기 때문에, 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 각 계면(BF1 및 BF2)을 벽개할 것 같은 응력이 발생하면 상기 응력이 통 형상 세라믹 부분(11a2)의 좌우 부분에 직접적으로 전달된다.
요컨대 상기 적층형 세라믹 콘덴서(10′)는 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 각 계면(BF1 및 BF2)을 벽개할 것 같은 응력이 발생하면, 상기 응력이 통 형상 세라믹 부분(11a2)의 주로 좌우 부분에 전달되어서 상기 적층형 세라믹 콘덴서(10)와 마찬가지로 상기 좌우 부분에 크랙이 발생할 우려가 있다.
1. 일본 특개 2003-309039호 공보
본 발명의 일 실시 형태의 목적은 소결 칩이 딜라미네이션 및 잔류 응력을 가지는 경우에서도 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 소결 칩에 크랙이 발생하는 것을 확실하게 방지할 수 있는 적층형 세라믹 콘덴서를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 일 실시 형태에 따른 적층형 세라믹 전자 부품은 세라믹부 내에 다수의 층 형상 도체부가 마주 향해서 배치된 대략 직방체 형상의 소결 칩을 구비하고, 상기 소결 칩을 구성하는 세라믹부가 층 형상 도체부 사이에 존재하는 다수의 층 형상 세라믹 부분과, 층 형상 도체부 전체의 주위를 둘러싸듯이 존재하는 통 형상 세라믹 부분으로 구분되고, 상기 세라믹부의 통 형상 세라믹 부분은 상기 통 형상 세라믹 부분의 공극률(空隙率)보다도 고(高)공극률을 가지고, 또한 적어도 각 층 형상 도체부의 각 측연과 마주 향하는 2개의 층 형상 부분을 구비하는 고공극률 부분을 상기 통 형상 세라믹 부분의 표면으로부터 노출하지 않도록 포함한다.
상기 적층형 세라믹 전자 부품의 소결 칩이 딜라미네이션 및 잔류 응력을 가지는 경우, 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 각 층 형상 세라믹 부분과 각 층 형상 도체부와의 계면, 및 통 형상 세라믹 부분과 가장 외측의 2개의 층 형상 도체부의 계면을 벽개할 것 같은 응력이 발생하면, 상기 응력이 통 형상 세라믹 부분의 「각 층 형상 도체부의 각 측연과 마주 향하는 부분」에 전달되어서 상기 부분에 크랙이 발생할 우려가 있다.
하지만 상기 적층형 세라믹 전자 부품의 통 형상 세라믹 부분은 상기 통 형상 세라믹 부분의 공극률보다도 고공극률을 가지고, 또한 적어도 각 층 형상 도체부의 각 측연과 마주 향하는 2개의 층 형상 부분을 구비하는 고공극률 부분을 상기 통 형상 세라믹 부분의 표면으로부터 노출하지 않도록 포함하기 때문에, 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 각 계면을 벽개할 것 같은 응력이 발생해도 상기 응력이 통 형상 세라믹 부분의 「각 층 형상 도체부의 각 측연과 마주 향하는 부분」에 전달되는 것을 각 층 형상 도체부의 각 측연과 마주 향하는 「고공극률의 2개의 층 형상 부분」에 따른 응력 분산 작용 및 응력 완충 작용에 기초하여 효과적으로 억제할 수 있다.
본 발명의 일 실시 형태에 의하면 소결 칩이 딜라미네이션 및 잔류 응력을 가지는 경우에서도 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 소결 칩에 크랙이 발생하는 것을 확실하게 방지할 수 있다.
본 발명의 목적, 구성, 특징 및 작용 효과는 이하의 상세한 설명과 첨부 도면에 의해 명백해진다.
도 1은 종전의 적층형 세라믹 콘덴서의 외관도.
도 2의 (Sa)는 도 1의 Sa-Sa선을 따른 단면도, 도 2의 (Sb)는 도 1의 Sb-Sb선을 따른 단면도.
도 3의 (A) 및 도 3의 (B)는 특허문헌 1에 개시된 발명에 따른 적층형 세라믹 콘덴서에 따른 것으로, 도 3의 (A)는 도 2의 (Sa)에 대응하는 단면도, 도 3의 (B)는 도 2의 (Sb)에 대응하는 단면도.
도 4는 본 발명에 따른 적층형 세라믹 콘덴서(제1 실시 형태)의 도 2의 (Sa)에 대응하는 단면도.
도 5는 본 발명에 따른 적층형 세라믹 콘덴서(제1 실시 형태)의 도 2의 (Sb)에 대응하는 단면도.
도 6은 도 4 및 도 5에 도시한 적층형 세라믹 콘덴서(제1 실시 형태)의 제조법[製法]을 설명하기 위한 도면.
도 7은 본 발명에 따른 적층형 세라믹 콘덴서(제2 실시 형태)의 도 2의 (Sa)에 대응하는 단면도.
도 8은 본 발명에 따른 적층형 세라믹 콘덴서(제2 실시 형태)의 도 2의 (Sb)에 대응하는 단면도.
도 4 및 도 5는 본 발명의 일 실시 형태에 따른 적층형 세라믹 콘덴서를 도시한다. 도 4는 도 2의 (Sa)에 대응하는 단면도, 도 5는 도 2의 (Sb)에 대응하는 단면도다. 도 4 및 도 5에 도시되는 구성 요소 중 도 1, 도 2의 (Sa) 및 도 2의 (Sb)에 도시되는 구성 요소와 같은 것에는 도 1, 도 2의 (Sa) 및 도 2의 (Sb)에서 이용되는 참조 부호와 동일한 참조 부호를 이용하여 설명한다.
이 적층형 세라믹 콘덴서(10-1)는 대략 직방체 형상의 소결 칩(11)과, 상기 소결 칩(11)의 길이 방향의 양 단부에 설치된 1쌍의 외부 단자(12)를 구비한다. 소결 칩(11)은 세라믹부(11a)와, 세라믹부(11a) 내에 서로 마주 향하도록 배치된 다수(도면에서는 20)의 층 형상 도체부(11b)를 포함한다. 세라믹부(11a)는 층 형상 도체부(11b) 사이에 존재하는 다수(도면에서는 19)의 층 형상 세라믹 부분(11a1)과, 층 형상 도체부(11b) 전체의 주위를 둘러싸듯이 존재하는 통 형상 세라믹 부분(11a2)으로 구분할 수 있다. 다수의 층 형상 도체부(11b) 중에서 위로부터 홀수번째의 층 형상 도체부(11b)의 단연은 일방의 외부 단자(12)에 전기적으로 접속되고, 위로부터 짝수번째의 층 형상 도체부(11b)의 단연은 타방의 외부 단자(12)에 전기적으로 접속된다.
세라믹부(11a)의 통 형상 세라믹 부분(11a2)의 상하 부분 및 좌우 부분은 대략 균등한 두께(T11a2)를 포함한다. 본 명세서에서 통 형상 세라믹 부분(11a2)의 「상하 부분」은 가장 외측의 2개의 층 형상 도체부(11b)[즉 최상위의 층 형상 도체부(11b)와 최하위의 층 형상 도체부(11b)]의 외측면과 마주 향하는 부분을 의미하고, 통 형상 세라믹 부분(11a2)의 「좌우 부분」은 각 층 형상 도체부(11b)의 좌우 측연과 마주 향하는 부분을 의미하는 경우가 있다. 이 통 형상 세라믹 부분(11a2)은 층 형상 부분(11d1, 11d2, 11d3, 11d4)을 일체로 구비한 통 형상의 고공극률 부분(11d)을 구비한다. 층 형상 부분(11d1, 11d2)은 통 형상 세라믹 부분(11a2)의 공극률보다도 고공극률을 가지고, 또한 각 층 형상 도체부(11b)의 좌우 측연과 마주 향한다. 또한 층 형상 부분(11d3, 11d4)은 가장 외측의 2개의 층 형상 도체부(11b)[즉, 최상위의 층 형상 도체부(11b)와 최하위의 층 형상 도체부(11b)]의 외측면과 마주 향한다.
4개의 층 형상 부분(11d1∼11d4)은 대략 균등한 두께(T11d)와 대략 균등한 길이(L11d)를 가지고, 상기 두께(T11d)는 통 형상 세라믹 부분(11a2)의 두께(T11a2)보다도 작고, 상기 길이(L11d)는 소결 칩(11)[통 형상 세라믹 부분(11a2)]의 길이(L11)보다도 작다. 각 층 형상 부분(11d1∼11d4)은 통 형상 세라믹 부분(11a2)의 좌우 부분 및 상하 부분의 두께 방향의 대략 중앙에 위치하기 때문에 고공극률 부분(11d)은 세라믹부(11a)의 표면으로부터 노출하지 않고, 또한 각 층 형상 도체부(11b)와 접촉하지 않는다.
일 실시 형태에서 4개의 층 형상 부분(11d1∼11d4)의 공극률은 예컨대 2∼20%이지만 이에 한정되지 않는다. 또한 고공극률 부분(11d)을 제외하는 통 형상 세라믹 부분(11a2)의 공극률은 고공극률 부분(11d)의 공극률보다도 작고, 예컨대 2% 미만이지만, 이에 한정되지 않는다. 또한 고공극률 부분(11d)은 포어가 편재(偏在)하는 부분이다. 포어의 지름은 예컨대 대략 0.1∼3.0μm이지만 이에 한정되지 않는다.
본 발명의 일 실시 형태에서는 통 형상 세라믹 부분(11a2)의 두께(T11a2)는 불균등해도 좋고, 각 층 형상 부분(11d1∼11d4)의 두께(T11d)는 불균등해도 좋고, 각 층 형상 부분(11d1∼11d4)의 위치는 통 형상 세라믹 부분(11a2)의 두께(T11a2)의 중앙으로부터 다소 떨어져 있어도 좋다.
또한 본 발명의 일 실시 형태에서는 각 층 형상 부분(11d1∼11d4)의 길이(L11d)는 불균등해도 좋고, 각 층 형상 부분(11d1∼11d4)의 길이(L11d)는 소결 칩(11)의 길이(L11)와 대략 같아도 좋다.
다음으로 도 6을 참조하여 적층형 세라믹 콘덴서(10-1)의 제조 방법의 일 예에 대해서 설명한다.
우선, 미소결의 층 형상 도체부(LCP1)가 형성된 제1 세라믹 그린시트(GS1)와, 층 형상 도체부(LCP1)와 180°다른 방향에 미소결의 층 형상 도체부(LCP2)가 형성된 제2 세라믹 그린시트(GS2)와, 층 형상 도체부가 형성되지 않은 제3 세라믹 그린시트(GS3)를 준비한다.
제1∼제3 세라믹 그린시트(GS1∼GS3)용의 세라믹 그린시트는 공통이며, 미리 조제한 세라믹 슬러리를 다이 코터나 닥터 블레이드 등을 이용한 도공법(塗工法)에 의해 소정 두께로 도공하여 건조시키는 것에 의해 제작된다. 미소결의 층 형상 도체부(LCP1 및 LCP2)는 미리 준비한 도체 페이스트를 스크린 인쇄나 그라비어 인쇄 등의 인쇄법에 의해 세라믹 그린시트 상에 인쇄하여 건조시키는 것에 의해 제작된다.
본 발명의 일 형태에서 세라믹 슬러리는 유전체 세라믹 분말과 용제와 바인더와 첨가제를 혼합하여 얻어진다. 본 발명의 일 형태에서 유전체 세라믹 분말은 BaTiO3을 주성분으로 하고, 또한 원소 비율로 환산한 Mg와 Mn의 총량이 0.20mol% 미만의 것을 이용할 수 있다. 예컨대 BaTiO3과 MgO와 Mn3O4과 Ho2O3과 SiO2를 원소 비율로 Ba가 48.92mol%, Ti가 48.92mol%, Mg가 0.08mol%, Mn이 0.08mol%, Ho가 1.00mol%, Si가 1.00mol%이 되도록 배합한 유전체 세라믹 분말을 이용할 수 있다. 도체 페이스트는 금속 분말과 용제와 바인더와 첨가제를 혼합하여 얻어지고, 예컨대 금속 분말로서 Ni분말을 이용할 수 있다.
다음으로 제1∼제3 세라믹 그린시트(GS1∼GS3)를 도 6에 도시한 순서로 중첩하여 압착하는 것에 의해 미소결 칩을 얻는다. 적층형 세라믹 콘덴서(10-1)[층 형상 도체부(11b)의 수는 20]를 1608사이즈(길이의 기준 치수가 1.6mm, 폭 및 높이의 기준 치수가 0.8mm)로 얻는 경우, 제1∼제3 세라믹 그린시트(GS1∼GS3)의 길이는 약 1.6mm고 폭은 약 0.8mm이며, 제1 세라믹 그린시트(GS1) 및 제2 세라믹 그린시트(GS2)를 각각 10장씩 사용한다. 또한 미소결 칩에서 미소결의 층 형상 도체부(LCP1 및 LCP2)의 전체의 주위를 둘러싸듯이 존재하는 통 형상 부분[소결 칩(11)의 통 형상 세라믹 부분(11a2)에 상당]의 상하 부분 및 좌우 부분의 두께를 대략 균등하게 하기 위해서 제1 세라믹 그린시트(GS1) 및 제2 세라믹 그린시트(GS2)에 형성된 미소결의 층 형상 도체부(LCP1 및 LCP2)의 좌우에 예컨대 약 0.2mm 폭의 마진이 남도록 한다. 또한 미소결의 층 형상 도체부(LCP1 및 LCP2)의 전체의 주위를 둘러싸듯이 존재하는 통 형상 부분의 상하 부분의 두께가 상기 마진과 대략 같은 치수가 되도록 양 부분을 구성하는 제3 세라믹 그린시트(GS3)의 사용 매수를 조정한다.
본 발명의 일 실시 형태에서 각각 복수의 층 형상 도체부(LCP1 및 LCP2)가 형성된 대형 사이즈의 제1∼제3 세라믹 그린시트를 준비하고, 그 적층 압착물을 칩 사이즈로 분단하는 것에 의해 미소결 칩을 얻도록 해도 좋다.
다음으로 전술한 바와 같이 하여 얻어진 미소결 칩을 소성로에 투입하여 환원성 분위기 하에서 미소결의 층 형상 도체부(LCP1 및 LCP2)와 세라믹 그린시트(GS1∼GS3)의 동시 소결을 수행하여 소결 칩(11)을 얻는다. 이 소성 공정은 종전의 승온 속도(통상은 100∼500℃/h)보다도 높은 승온 속도, 예컨대 2,000∼3,000℃/h로 설정하고, 약 1,200℃로 2시간의 소성을 수행해도 좋다. 이 경우, 소성 공정에서의 승온이 종전보다도 급속해지기 때문에 상기 미소결 칩의 표면으로부터 소결이 진행하는 것과 동시에 미소결 또는 소결 도중의 층 형상 도체부(LCP1 및 LCP2)로부터의 열전도에 의해 미소결 칩의 내부로부터 소결이 진행하여 미소결 칩 내부에 불균등하게 열이 가해진다. 이에 의해 미소결 칩 내의 장소에 따라 소결의 진행 속도에 차이가 발생하고, 이에 의해 전술한 통 형상의 고공극률 부분(11d)을 포함하는 소결 구조체를 얻는 것이 가능해진다.
본 발명의 일 형태에서 세라믹부(11a)는 Mg와 Mn의 총량이 소정량, 예컨대 0.20mol% 미만의 유전체 세라믹 분말을 이용하여 작성된다. 이로 인해 Mg와 Mn에 의한 입자 성장의 억제 작용을 한정할 수 있기 때문에 세라믹부(11a)의 통 형상 세라믹 부분(11a2)의 상하 좌우 부분의 두께(T11a2)의 대략 중앙에 포어가 층 형상에 집합하는 현상이 발생하고, 도 4 및 도 5에 도시한 바와 같은 고공극률 부분(11d)이 형성된다. 이 경우, 미소결 칩을 구성하는 세라믹 그린시트(GS1∼GS3)에 함유되는 Ba, Mg, Ho 및 Si의 산화물은 고공극률 부분(11d)에 편석(偏析)한다.
이상의 소성 공정을 거쳐서 제작된 1608사이즈 대응의 소결 칩(11)의 고공극률 부분(11d)[각 층 형상 부분(11d1∼11d4)]을 전자 현미경에 의해 관찰한 결과, 그 상하 부분 및 좌우 부분의 두께가 약 0.2mm로 형성된 통 형상 세라믹 부분(11a2)의 두께 방향의 대략 중앙에 두께(T11d)가 30μm의 고공극률 부분(11d)[각 층 형상 부분(11d1∼11d4)]이 형성된다는 것을 확인할 수 있었다. 또한 고공극률 부분(11d)[각 층 형상 부분(11d1∼11d4)]에는 지름이 대략 0.1∼3.0μm의 포어가 치우침 없이 집합하고, 고공극률 부분(11d) 이외의 부분에는 포어가 실질적으로 존재하지 않는다는 것을 확인할 수 있었다. 또한 고공극률 부분(11d)[각 층 형상 부분(11d1∼11d4)]의 공극률이 2∼20%의 범위 내에 있고, 상기 고공극률 부분(11d)을 제외하는 통 형상 세라믹 부분(11a2)의 공극률이 2% 미만이라는 것을 확인할 수 있었다.
다음으로 소결 칩(11)의 길이 방향의 양 단부에 전술한 도체 페이스트와 동등한 단자 페이스트를 담금법(dip method) 등의 도포법에 의해 소정 두께로 도포하고, 이를 소부(燒付) 처리에 의해 소결시키는 것에 의해 1쌍의 외부 단자(12)를 제작한다. 일 실시 형태에서 외부 단자(12)는 상기 소결막 상에 전해 도금 등의 도금법에 의해 타종의 금속막을 형성하는 것에 의해서도 제작할 수 있다.
상기 적층형 세라믹 콘덴서(10-1)는 일반적으로 리플로우 납땜에 의해 회로 기판 등에 실장된다. 따라서 소결 칩(11)이 딜라미네이션 및 잔류 응력을 가지는 경우에는 리플로우 납땜 시에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 상기 소결 칩(11)에 크랙이 발생할 우려가 있다. 이 응력은 전술한 바와 같이 통 형상 세라믹 부분(11a2)의 좌우 부분에 주로 전달되기 때문에 이 좌우 부분에 크랙의 원인이 되는 응력이 집중하기 쉽다.
본 발명의 일 실시 형태에 따른 적층형 세라믹 콘덴서(10-1)의 소결 칩(11)에서는 통 형상 세라믹 부분(11a2)이 통 형상의 고공극률 부분(11d)을 포함하기 때문에 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 각 계면(BF1 및 BF2)을 벽개할 것 같은 응력이 발생해도 각 층 형상 도체부(11b)의 좌우 측연과 마주 향하는 「고공극률의 2개의 층 형상 부분(11d1 및 11d2)」에 의해 이 응력이 통 형상 세라믹 부분(11a2)의 좌우 부분으로 전달하는 것을 방지할 수 있다. 각 층 형상 부분(11d1 및 11d2)에 존재하는 포어 군은 응력 분산 작용 및 응력 완충 작용을 가진다. 이와 같이 각 층 형상 부분(11d1 및 11d2)에 전달된 응력은 각 층 형상 부분(11d1 및 11d2)에 포함되는 포어 군에 의해 분산되어 통 형상 세라믹 부분(11a2)의 좌우 부분으로의 전달이 억제된다. 마찬가지로 계면(BF2)으로부터 통 형상 세라믹 부분(11a2)의 상하 부분으로의 응력의 전달은 「고공극률의 2개의 층 형상 부분(11d3 및 11d4)」에 의해 억제된다.
이상과 같이 본 발명의 일 실시 형태에 의하면, 소결 칩(11)이 딜라미네이션 및 잔류 응력을 가지는 경우에서도 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 소결 칩(11)의 크랙이 발생하는 것을 확실하게 방지할 수 있다.
또한 상기 고공극률 부분(11d)은 세라믹부(11a)의 표면으로부터 노출하지 않도록 형성된다. 이로 인해 고공극률 부분(11d)의 포어를 통해서 외부로부터 수분이 침입하고, 상기 수분 침입에 의해 적층형 세라믹 콘덴서(10-1)에 특성 열화가 발생하는 것을 방지할 수 있다. 이와 같이 본 발명의 일 실시 형태에 따른 상기 적층형 세라믹 콘덴서(10-1)는 실장 전후에서의 내습도(耐濕度) 특성이 뛰어난 것과 동시에 내열 사이클 특성도 뛰어나다.
또한 본 발명의 일 실시 형태에서 2개의 층 형상 부분(11d1 및 11d2)은 상기 각 층 형상 도체부(11b)와 접촉하지 않도록 형성된다. 이에 의해 각 층 형상 도체부(11b)의 좌우 측연이 고공극률 부분(11d)의 각 층 형상 부분(11d1 및 11d2)과 접촉에 기인하는 크랙 발생을 방지할 수 있다.
또한 본 발명의 일 실시 형태에서 상기 고공극률 부분(11d)의 공극률은 2∼20%의 범위 내에 있고, 상기 고공극률 부분(11d)을 제외하는 통 형상 세라믹 부분(11a2)의 공극률은 2% 미만이다. 따라서 통 형상 세라믹 부분(11a2)의 고공극률 부분(11d)을 제외한 부분은 생성된 포어 군에 의한 강성 열화가 발생하기 어렵다. 이 통 형상 세라믹 부분(11a2)의 고공극률 부분(11d)을 제외하는 부분이 고공극률 부분(11d)을 둘러싸기 때문에 고공극률 부분(11d)에, 열 충격이나 외력 부가 등을 원인으로 하는 금의 발생을 방지할 수 있다.
또한 본 발명의 일 실시 형태에서 Ba, Mg, Ho 및 Si의 산화물은 고공극률 부분(11d)에 편석하기 때문에 이와 같은 산화물에 의해 상기 고공극률 부분(11d)의 강성이 높아지고, 상기 열 충격이나 외력 부가를 원인으로서 상기 고공극률 부분(11d)에 금이 발생하는 것을 보다 효과적으로 회피할 수 있다.
본 발명의 다른 실시 형태에 대해서 도 7 및 도 8을 참조하여 설명한다. 도 7 및 도 8은 본 발명의 다른 실시 형태에 따른 적층형 세라믹 콘덴서를 도시하는 것으로, 도 7은 도 2의 (Sa)에 대응하는 단면도, 도 8은 도 2의 (Sb)에 대응하는 단면도다. 도 7 및 도 8에 도시되는 구성 요소 중 도 1, 도 2의 (Sa) 및 도 2의 (Sb)에 도시되는 구성 요소와 같은 것으로는 도 1, 도 2의 (Sa) 및 도 2의 (Sb)에서 이용되는 참조 부호와 동일한 참조 부호를 이용하여 설명한다.
본 발명의 다른 실시 형태에 따른 적층형 세라믹 콘덴서(10-2)는 이하의 점에서 적층형 세라믹 콘덴서(10-1)와 상이된다. 즉 적층형 세라믹 콘덴서(10-2)는 24장의 층 형상 도체부(11b)를 포함하고, 통 형상 세라믹 부분(11a2)은 그 좌우 부분의 두께(T11a2-1)가 상하 부분의 두께(T11a2-2)보다도 크게 되도록 형성된다. 또한 적층형 세라믹 콘덴서(10-2)에서는 고공극률 부분(11d′)이 각 층 형상 도체부(11b)의 좌우 측연과 마주 향하는 2개의 층 형상 부분(11d1 및 11d2)에 의해 구성된다.
통 형상 세라믹 부분(11a2)의 좌우 부분은 대략 균등한 두께(T11a2-1)를 가지고, 또한 상하 부분은 대략 균등한 두께(T11a2-2)를 가진다. 이 상하 부분의 두께(T11a2-2)는 좌우 부분의 두께(T11a2-1)보다도 작다. 이 통 형상 세라믹 부분(11a2)은 통 형상 세라믹 부분(11a2)의 공극률보다도 고공극률을 가지고, 또한 각 층 형상 도체부(11b)의 좌우 측연과 마주 향하는 2개의 층 형상 부분(11d1 및 11d2)을 구비한 고공극률 부분(11d′)을 포함한다.
2개의 층 형상 부분(11d1 및 11d2)은 대략 균등한 두께(T11d′)를 가지도록 형성되고, 서로 같은 길이(L11d′)를 가진다. 두께(T11d′)는 통 형상 세라믹 부분(11a2)의 좌우 부분의 두께(T11a2-1)보다도 작고, 상기 길이(L11d′)는 소결 칩(11)[통 형상 세라믹 부분(11a2)]의 길이(L11)보다도 작다. 각 층 형상 부분(11d1 및 11d2)은, 고공극률 부분(11d′)은 세라믹부(11a)의 표면으로부터 노출하지 않고 또한 각 층 형상 도체부(11b)와 접촉하지 않도록, 통 형상 세라믹 부분(11a2)의 좌우 부분의 두께(T11a2-1)의 대략 중앙에 형성된다.
본 발명의 일 형태에서 고공극률 부분(11d′)을 구성하는 2개의 층 형상 부분(11d1 및 11d2)의 공극률은 예컨대 2∼20%의 범위 내에 있다. 또한 고공극률 부분(11d′)을 제외하는 통 형상 세라믹 부분(11a2)의 공극률은 고공극률 부분(11d′)의 공극률보다도 작고, 예컨대 2% 미만이다. 또한 고공극률 부분(11d′)은 포어가 편재하는 부분이며, 상기 포어의 지름은 대략 0.1∼3.0μm의 범위 내에 있다.
본 발명의 일 형태에서는 통 형상 세라믹 부분(11a2)의 좌우 부분의 두께(T11a2-1)는 불균등해도 좋고, 각 층 형상 부분(11d1 및 11d2)의 두께(T11d′)는 불균등해도 좋고, 각 층 형상 부분(11d1 및 11d2)의 위치는 통 형상 세라믹 부분(11a2)의 좌우 부분의 두께(T11a2-1)의 중앙으로부터 다소 떨어져 있어도 좋다.
본 발명의 일 형태에서는 각 층 형상 부분(11d1 및 11d2)의 길이(L11d′)는 불균등해도 좋고, 각 층 형상 부분(11d1 및 11d2)의 길이(L11d′)는 소결 칩(11)의 길이(L11)와 대략 같아도 좋다.
여기서 도 6을 다시 참조하여 도 7 및 도 8에 도시한 적층형 세라믹 콘덴서(10-2)의 제조 방법의 일 예에 대해서 설명한다. 적층형 세라믹 콘덴서(10-2)의 제조 방법에서 적층형 세라믹 콘덴서(10-1)의 제조 방법과 같은 공정에 대해서는 적절히 설명을 생략한다.
우선, 적층형 세라믹 콘덴서(10-1)의 제조 방법과 마찬가지로 제1∼제3 세라믹 그린시트(GS1∼GS3)를 준비한다. 다음으로 제1∼제3 세라믹 그린시트(GS1∼GS3)를 도 6에 도시한 순서로 중첩하여 압착하는 것에 의해 미소결 칩을 얻는다. 도 7 및 도 8에 도시한 적층형 세라믹 콘덴서(10-2)[층 형상 도체부(11b)의 수는 24]를 1608사이즈로 얻는 경우, 제1∼제3 세라믹 그린시트(GS1∼GS3)의 길이는 약 1.6mm로 폭은 약 0.8mm이며, 제1 세라믹 그린시트(GS1) 및 제2 세라믹 그린시트(GS2)의 사용 매수는 각각 12이다. 또한 미소결 칩에서 미소결의 층 형상 도체부(LCP1 및 LCP2)의 전체의 주위를 둘러싸듯이 존재하는 통 형상 부분[도 7 및 도 8에 도시한 소결 칩(11)의 통 형상 세라믹 부분(11a2)에 상당]의 좌우 부분의 두께를 대략 균등하게 하기 위해서 제1 세라믹 그린시트(GS1) 및 제2 세라믹 그린시트(GS2)에 형성된 미소결의 층 형상 도체부(LCP1 및 LCP2)의 좌우로 예컨대 약 0.2mm 폭의 마진이 남도록 한다. 또한 미소결의 층 형상 도체부(LCP1 및 LCP2)의 전체의 주위를 둘러싸듯이 존재하는 통 형상 부분의 상하 부분의 두께가 상기 마진보다도 작게 되도록, 예컨대 약 0.1mm가 되도록 양 부분을 구성하는 제3 세라믹 그린시트(GS3)의 사용 매수를 조정한다.
다음으로 전술한 바와 같이 하여 얻어진 미소결 칩을 소성로에 투입하여 환원성 분위기 하에서 승온 속도를 예컨대 2,000∼3,000℃/h로 설정하고, 약 1,200℃로 2시간, 미소결의 층 형상 도체부(LCP1 및 LCP2)와 세라믹 그린시트(GS1∼GS3)의 동시 소결을 수행하여 소결 칩(11)을 얻는다.
전술한 바와 같이 본 발명의 일 형태에서 세라믹부(11a)는 Mg와 Mn의 총량이 소정량, 예컨대 0.20mol% 미만의 유전체 세라믹 분말을 이용하여 작성된다. 이로 인해 Mg와 Mn에 의한 입자 성장의 억제 작용을 한정할 수 있기 때문에 통 형상 세라믹 부분(11a2)에 포어를 발생시키기 쉬워진다. 본 발명의 일 형태에서는 미소결의 층 형상 도체부(LCP1 및 LCP2)의 전체의 주위를 둘러싸듯이 존재하는 통 형상 부분[도 7 및 도 8에 도시한 소결 칩(11)의 통 형상 세라믹 부분(11a2)에 해당]의 상하 부분의 두께를 소정 두께, 예컨대 80μm 이하로 하는 것에 의해 이 상하 부분에는 명확한 포어층을 발생시키지 않고, 한편, 좌우 부분의 두께(T11a2-1)의 대략 중앙에 포어를 층 형상으로 집합시킬 수 있다. 그 결과, 도 7 및 도 8에 도시한 바와 같은 고공극률 부분(11d′)이 형성된다. 이 경우, 미소결 칩을 구성하는 세라믹 그린시트(GS1∼GS3)에 함유되는 Ba, Mg, Ho 및 Si의 산화물은 고공극률 부분(11d′)에 편석한다.
이상의 소성 공정을 거쳐서 제작된 1608사이즈 대응의 소결 칩(11)의 고공극률 부분(11d′)[각 층 형상 부분(11d1 및 11d2)]을 전자 현미경에 의해 관찰한 결과, 그 좌우 부분의 두께가 약 0.2mm로 형성된 통 형상 세라믹 부분(11a2)의 좌우 부분의 두께 방향의 대략 중앙에 두께(T11d′)가 30μm의 고공극률 부분(11d′)[각 층 형상 부분(11d1 및 11d2)]이 형성된다는 것, 및 통 형상 세라믹 부분(11a2)의 상하 부분에는 고공극률 부분(11d)이 형성되지 않는다는 것을 확인할 수 있었다. 또한 고공극률 부분(11d′)[각 층 형상 부분(11d1 및 11d2)]에는 지름이 대략 0.1∼3.0μm의 포어가 치우침 없이 집합하고, 고공극률 부분(11d′) 이외의 부분에는 포어가 실질적으로 존재하지 않는다는 것을 확인할 수 있었다. 또한 고공극률 부분(11d′)[각 층 형상 부분(11d1 및 11d2)]의 공극률이 2∼20%의 범위 내에 있고, 상기 고공극률 부분(11d)을 제외하는 통 형상 세라믹 부분(11a2)의 공극률이 2% 미만이라는 것을 확인할 수 있었다.
다음으로 소결 칩(11)의 길이 방향의 양 단부에 1쌍의 외부 단자(12)를 제작한다. 외부 단자(12)의 형성 방법은 적층형 세라믹 콘덴서(10-1)의 경우와 마찬가지이다.
본 발명의 다른 실시 형태에 따른 적층형 세라믹 콘덴서(10-2)의 소결 칩(11)에서는 상기 소결 칩(11)을 구성하는 세라믹부(11a)의 통 형상 세라믹 부분(11a2)의 좌우 부분에 고공극률 부분(11d′)을 구비하기 때문에 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 딜라미네이션 및 잔류 응력이 증장되어서 각 계면(BF1 및 BF2)을 벽개할 것 같은 응력이 발생해도 「고공극률의 2개의 층 형상 부분(11d1 및 11d2)」에 의해 이 응력이 통 형상 세라믹 부분(11a2)의 좌우 부분으로 전달하는 것을 방지할 수 있다.
이상과 같이 본 발명의 다른 실시 형태에서도 소결 칩(11)이 딜라미네이션 및 잔류 응력을 가지는 경우에서도 리플로우 납땜 시 등에 받는 열 충격에 의해 상기 소결 칩(11)에 크랙이 발생하는 것을 확실하게 방지할 수 있다. 또한 상기 고공극률 부분(11d′)은 세라믹부(11a)의 표면으로부터 노출하지 않기 때문에 외부로부터의 수분 침입에 의한 특성 열화를 방지할 수 있는 것은 적층형 세라믹 콘덴서(10-1)의 경우와 마찬가지이다. 또한 2개의 층 형상 부분(11d1 및 11d2)은 상기 각 층 형상 도체부(11b)와 접촉하지 않기 때문에 접촉에 기인하는 크랙 발생을 방지할 수 있지만, 이 점도 적층형 세라믹 콘덴서(10-1)의 경우와 마찬가지이다.
또한 상기 고공극률 부분(11d′)의 공극률은 2∼20%의 범위 내에 있고, 상기 고공극률 부분(11d′)을 제외하는 상기 통 형상 세라믹 부분(11a2)의 공극률은 2% 미만이다. 따라서 통 형상 세라믹 부분(11a2)의 고공극률 부분(11d′)을 제외한 부분은 생성된 포어 군에 의한 강성 열화가 발생하기 어렵다. 이 통 형상 세라믹 부분(11a2)의 고공극률 부분(11d′)을 제외하는 부분이 고공극률 부분(11d′)을 둘러싸기 때문에 고공극률 부분(11d′)에 열 충격이나 외력 부가 등을 원인으로 하는 금의 발생을 방지할 수 있다.
또한 본 발명의 일 형태에서 Ba, Mg, Ho 및 Si의 산화물은 고공극률 부분(11d′)에 편석하기 때문에 이와 같은 산화물에 의해 상기 고공극률 부분(11d)의 강성을 높일 수 있다는 점도 적층형 세라믹 콘덴서(10-1)의 경우와 마찬가지이다.
본 발명의 실시 형태는 이상 명시적으로 설명한 형태에 한정되지 않고, 본 명세서에서 구체적으로 개시된 형태에 다양한 변경을 수행할 수 있다. 예컨대 층 형상 도체부(11b)의 수를 임의로 변경할 수 있다. 또한 적층형 세라믹 콘덴서 이외의 전자 부품, 예컨대 압전(壓電) 소자나 코일 소자 등에도 본 발명을 적용할 수 있다.
10-1, 10-2: 적층형 세라믹 콘덴서 11: 소결 칩
11a: 세라믹부 11a1: 세라믹부의 층 형상 세라믹 부분 11a2: 세라믹부의 통 형상 세라믹 부분 11b: 층 형상 도체부
11d, 11d′: 고공극률 부분
11d1, 11d2, 11d3, 11d4: 고공극률 부분의 층 형상 부분.

Claims (5)

  1. 세라믹부 내에 다수의 층 형상 도체부가 마주 향해서 배치된 대략 직방체 형상의 소결 칩을 구비하고, 상기 소결 칩을 구성하는 세라믹부가 층 형상[層狀] 도체부 사이에 존재하는 다수의 층 형상 세라믹 부분과, 층 형상 도체부 전체의 주위를 둘러싸듯이 존재하는 통 형상[筒狀] 세라믹 부분으로 구분되고,
    상기 세라믹부의 통 형상 세라믹 부분은 상기 통 형상 세라믹 부분의 공극률(空隙率)보다도 고(高)공극률을 가지고, 또한 적어도 각 층 형상 도체부의 각 측연(側緣)과 마주 향하는 2개의 층 형상 부분을 구비하는 고공극률 부분을 세라믹부의 표면으로부터 노출하지 않도록 포함하는 적층형 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 고공극률 부분은 각 층 형상 도체부의 각 측연과 마주 향하는 2개의 층 형상 부분 이외에 가장 외측의 2개의 층 형상 도체부의 외측면과 마주 향하는 2개의 층 형상 부분을 일체로 구비한 통 형상을 이루는 적층형 세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 고공극률 부분에서의 각 층 형상 도체부의 각 측연과 마주 향하는 2개의 층 형상 부분은 상기 각 층 형상 도체부와 접촉하지 않는 적층형 세라믹 전자 부품.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 고공극률 부분의 공극률은 2∼20%의 범위 내에 있고, 상기 고공극률 부분을 제외하는 상기 통 형상 세라믹 부분의 공극률은 2% 미만인 적층형 세라믹 전자 부품.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 적층형 세라믹 전자 부품은 적층형 세라믹 콘덴서인 적층형 세라믹 전자 부품.
KR1020137003556A 2010-08-18 2011-06-13 적층형 세라믹 전자 부품 KR101508503B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010183002 2010-08-18
JPJP-P-2010-183002 2010-08-18
PCT/JP2011/063460 WO2012023334A1 (ja) 2010-08-18 2011-06-13 積層型セラミック電子部品

Publications (2)

Publication Number Publication Date
KR20130061168A true KR20130061168A (ko) 2013-06-10
KR101508503B1 KR101508503B1 (ko) 2015-04-07

Family

ID=45604997

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137003556A KR101508503B1 (ko) 2010-08-18 2011-06-13 적층형 세라믹 전자 부품

Country Status (5)

Country Link
US (1) US9368281B2 (ko)
JP (1) JPWO2012023334A1 (ko)
KR (1) KR101508503B1 (ko)
CN (2) CN106384667B (ko)
WO (1) WO2012023334A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5773702B2 (ja) * 2011-03-30 2015-09-02 京セラ株式会社 コンデンサ
KR101565640B1 (ko) 2013-04-08 2015-11-03 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101514512B1 (ko) * 2013-04-08 2015-04-22 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101477405B1 (ko) * 2013-07-05 2014-12-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR20150121567A (ko) * 2014-04-21 2015-10-29 삼성전기주식회사 적층 세라믹 커패시터 및 그의 제조 방법
KR102089700B1 (ko) * 2014-05-28 2020-04-14 삼성전기주식회사 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판
JP6430732B2 (ja) * 2014-07-03 2018-11-28 京セラ株式会社 セラミック焼結体および電子部品
KR101585619B1 (ko) * 2014-11-20 2016-01-15 주식회사 아모텍 감전보호소자 및 이를 구비한 휴대용 전자장치
KR101565725B1 (ko) * 2015-01-08 2015-11-05 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
KR101854519B1 (ko) * 2015-05-29 2018-05-03 다이요 유덴 가부시키가이샤 적층 세라믹 콘덴서 및 그 제조 방법
JP6665438B2 (ja) * 2015-07-17 2020-03-13 株式会社村田製作所 積層セラミックコンデンサ
US10410794B2 (en) * 2016-07-11 2019-09-10 Kemet Electronics Corporation Multilayer ceramic structure
JP7227690B2 (ja) 2017-07-26 2023-02-22 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法
JP2019067797A (ja) * 2017-09-28 2019-04-25 Tdk株式会社 薄膜キャパシタ
JP7069935B2 (ja) * 2018-03-27 2022-05-18 Tdk株式会社 積層セラミック電子部品
KR102141217B1 (ko) 2018-07-26 2020-08-04 삼성전기주식회사 적층 세라믹 커패시터
JP6816225B2 (ja) * 2019-07-29 2021-01-20 太陽誘電株式会社 積層セラミックコンデンサ
JP2021163834A (ja) * 2020-03-31 2021-10-11 太陽誘電株式会社 セラミック電子部品およびその製造方法
DE102020118857B4 (de) * 2020-07-16 2023-10-26 Tdk Electronics Ag Vielschichtkondensator
JP2022073573A (ja) * 2020-11-02 2022-05-17 株式会社村田製作所 積層セラミックコンデンサ包装体
KR20220063555A (ko) * 2020-11-10 2022-05-17 삼성전기주식회사 적층 세라믹 커패시터
JP2022114762A (ja) * 2021-01-27 2022-08-08 太陽誘電株式会社 セラミック電子部品、回路基板およびセラミック電子部品の製造方法
JP2022123936A (ja) * 2021-02-15 2022-08-25 株式会社村田製作所 積層セラミックコンデンサ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340082A (ja) * 1998-05-28 1999-12-10 Taiyo Yuden Co Ltd 積層チップ部品とその製造方法
JP2001035747A (ja) * 1999-07-21 2001-02-09 Taiyo Yuden Co Ltd 積層セラミックコンデンサ
JP3854454B2 (ja) * 2000-09-14 2006-12-06 太陽誘電株式会社 誘電体磁器組成物及び磁器コンデンサ
JP2003309039A (ja) 2002-04-17 2003-10-31 Murata Mfg Co Ltd 積層セラミック電子部品の製造方法および積層セラミック電子部品
JP2005159056A (ja) 2003-11-26 2005-06-16 Kyocera Corp 積層セラミック電子部品
JP4586831B2 (ja) * 2007-08-08 2010-11-24 Ｔｄｋ株式会社 セラミックグリーンシート構造、及び、積層セラミック電子部品の製造方法
JP4998222B2 (ja) * 2007-11-14 2012-08-15 株式会社村田製作所 積層セラミックコンデンサ及びその製造方法

Also Published As

Publication number Publication date
CN106384667A (zh) 2017-02-08
CN103314420A (zh) 2013-09-18
KR101508503B1 (ko) 2015-04-07
US9368281B2 (en) 2016-06-14
CN106384667B (zh) 2018-09-28
WO2012023334A1 (ja) 2012-02-23
JPWO2012023334A1 (ja) 2013-10-28
US20130208399A1 (en) 2013-08-15

Similar Documents

Publication Publication Date Title
KR20130061168A (ko) 적층형 세라믹 전자 부품
KR102004773B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판
JP5313289B2 (ja) 積層セラミックコンデンサ
US9552927B2 (en) Ceramic electronic component
KR101496814B1 (ko) 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판
KR101397835B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR101079382B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
JP6470228B2 (ja) 積層セラミックコンデンサ
JP2006186316A (ja) セラミック電子部品及び積層セラミックコンデンサ
JP5852321B2 (ja) 積層セラミックコンデンサ
US20200126724A1 (en) Multilayer ceramic electronic component
JP5091082B2 (ja) 積層セラミックコンデンサ及びその製造方法
KR100884498B1 (ko) 적층형 전자부품 및 적층 세라믹 콘덴서
JP2006253322A (ja) 電子部品
US9633784B2 (en) Electronic component
JP2015084360A (ja) 積層セラミックコンデンサ
KR102097328B1 (ko) 적층 세라믹 전자부품 및 그 제조방법
KR101434103B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품의 실장 기판
KR20140046301A (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP2005136131A (ja) 積層コンデンサ
US20140285946A1 (en) Multilayer ceramic electronic component and manufacturing method thereof
JP4293615B2 (ja) 積層セラミックコンデンサの製造方法
JP6110927B2 (ja) 積層セラミックコンデンサ
JP2009246105A (ja) 積層コンデンサ
JP2022073617A (ja) 積層セラミックコンデンサ

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190319

Year of fee payment: 5