KR20110068232A - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명에 의한 적층 세라믹 커패시터는, 내부전극 및 유전체층이 교대로 적층된 유효층; 상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층;을 포함하며, 상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께보다 얇게 형성되며, 상기 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배이다.
크랙, 절연파괴

Description

적층 세라믹 커패시터{multilayer ceramic capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것으로서, 더욱 상세하게는 안정적으로 정전용량을 확보하면서 열충격에 의한 크랙 및 절연파괴를 방지할 수 있는 적층 세라믹 커패시터에 관한 것이다.
일반적으로 다층 세라믹 커패시터는 복수의 세라믹 유전체 시트와 이 복수의 세라믹 유전체 시트 사이에 삽입된 내부전극을 포함한다. 이러한 다층 세라믹 커패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고 기판 상에 용이하게 실장될 수 있어 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다.
최근 전자제품이 소형화되고 다기능화됨에 따라 칩 부품도 소형화 및 고기능화되는 추세이므로, 다층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서, 근래에는 유전체층의 두께가 2um이하이면서 적층수가 500층 이상인 적층 세라믹 커패시터가 제조되고 있다.
그런데, 이러한 세라믹 유전체층의 박막화와 고적층화로 내부전극층이 차지하는 부피의 비율이 증가하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 가해지는 열충격에 의해 세라믹 적층체에 크랙(crack) 또는 절연파괴가 발생하는 문제가 있다.
구체적으로, 크랙은 세라믹층과 내부전극층을 형성하는 재료의 열팽창 계수의 차이에 의한 응력이 세라믹 적층체에 작용하여 발생하는 것이며, 특히 적층 세라믹 커패시터의 상부 및 하부의 양쪽 가장자리에 많이 발생하게 된다.
또한, 열변화에 따라서 유전체 최상부와 최하부에 응력이 발생되는데, 이때 전압이 인가되면 유전층의 절연파괴가 발생할 수 있다.
본 발명의 목적은, 정전용량을 안정적으로 확보하면서 열충격에 의한 세라믹 적층체의 크랙 및 절연파괴를 효과적으로 방지할 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 내부전극 및 유전체층이 교대로 적층된 유효층; 상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층;을 포함하며, 상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께보다 얇게 형성되며, 상기 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배일 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배일 수 있다.
본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 유효층의 유전체층의 두께는 5um 이하일 수 있다.
본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 유효층의 유전체층의 적층수는 100 내지 1000일 수 있다.
본 발명에 의한 적층 세라믹 커패시터는 유전체층과 내부전극이 교대로 적층된 유효층 상부 및 하부의 내부전극의 두께를 유효층 내부의 다른 내부전극에 비하여 얇게 형성함으로써 유효층 상부 및 하부에서 발생하기 쉬운 크랙 및 절연파괴 현상을 방지할 수 있다.
또한, 내부전극을 얇게 형성하는 유효층 내부의 두께를 조절함으로써 안정적으로 정전용량을 확보하면서 크랙 및 절연파괴 현상을 효과적으로 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 커패시터 본체(1) 및 외부전극(2)을 포함할 수 있다.
상기 커패시터 본체(1)는 그 내부에 복수의 유전체층이 적층되고, 상기 복수의 유전체층 사이에 내부전극이 삽입될 수 있다. 이때, 유전체층은 티탄산바륨(Ba2TiO3)를 이용하여 형성될 수 있으며, 내부전극은 니켈(Ni), 텅스텐(W), 또는 코발트(Co) 등을 이용하여 형성될 수 있다.
상기 외부전극(2)은 상기 커패시터 본체(1)의 양측면에 형성될 수 있다. 상기 외부전극(2)은 상기 커패시터 본체(1)의 외표면에 노출된 내부전극과 전기적으로 연결되도록 형성됨으로써 외부단자 역할을 할 수 있다. 이때, 상기 외부전극(2)은 구리(Cu) 등을 이용하여 형성될 수 있다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이고, 도 3은 도 1의 B-B'를 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 내부에 유전체층(6)과 내부전극(4)이 교대로 적층된 유효층(20)을 포함할 수 있다. 또한, 상기 유효층(20)의 상면 및 하면에는 유전체층이 적층되어 형성된 보호층(10)을 포함할 수 있다.
상기 유효층(20)은 그 적층방향에 있어서 순서대로 외측부(24), 내측부(22), 및 외측부(24)로 구성된다.
상기 보호층(10)은 상기 유효층(20)의 상면 및 하면에 복수의 유전체층이 연속으로 적층되어 형성됨으로써 상기 유효층(20)을 외부의 충격 등으로부터 보호할 수 있다.
상기 유효층(20)의 내부전극(4)이 니켈(Ni)로 형성된 경우 그 열팽창 계수는 약 13×10-6/℃이며, 세라믹으로 형성된 유전체층(6)의 열팽창 계수는 약 8×10-6/℃가 된다. 이러한, 유전체층(6)과 내부전극(4)간의 열팽창 계수의 차이로 인하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 열충격이 가해지는 경우 유전체층(6)에는 응력이 가해지게 된다. 따라서, 열충격시 응력에 의하여 유전체층(6)에 크랙이 발생하거나, 응력이 가해진 상태에서 전압이 인가되는 경우 절연파괴 현상이 발생할 수 있다. 특히, 상기 유효층(20)의 상부 및 하부, 즉 외측부(24)에서 이러한 크랙 및 절연파괴 현상이 발생할 가능성이 높다.
따라서, 도 2 및 도 3에 도시된 바와 같이 본 발명의 일 실시예에 따른 적층 세라믹 커패시터에서는 유효층(20)에서 외측부(24)의 내부전극의 두께(t1)를 내측부(22)의 내부전극의 두께(t2)보다 얇게 형성함으로써 이러한 크랙 및 절연파괴 현상을 방지할 수 있다.
한편, 내부전극(4)의 두께를 얇게 형성하는 경우 내부전극(4)에 기공이 포함될 가능성이 높아 적층 세라믹 커패시터의 정전용량이 감소할 수 있다. 따라서, 내측부(22)의 내부전극의 두께(t2)의 두께에 비하여 외측부(24)의 내부전극의 두 께(t1)를 얇게 형성할 수록 적층 세라믹 커패시터의 정전용량은 감소하게 된다. 또한, 내부전극(4)의 두께를 얇게 형성하는 외측부(24)의 전체 두께가 두꺼워질 수록 적층 세라믹 커패시터의 정전용량은 감소하게 된다.
안정적으로 정전용량을 확보하면서 열충격에 의한 크랙 및 절연파괴 현상도 방지하는 것이 중요하므로 외측부(24)의 내부전극의 두께(t1)를 내측부(22)의 내부전극의 두께(t2)에 비해 얼마나 얇게 형성할 것인지, 또한 외측부(24)의 전체 두께를 보호층(10)의 두께에 비하여 얼마의 비율로 형성할 것인지에 대하여 실험을 통하여 적절한 수치를 설정할 수 있다.

실시예		 내부전극의 두께 비율 (t1/t2) 보호층에 대한 외측부의 두께 비율(Y/X) 정전용량
(uF)		 열충격 시험
크랙 발생 개수
1 1.22 0.3 10.3 23/300
2 1.00 0.3 10.2 11/300
3 0.97 0.3 10.2 5/300
4 0.95 0.3 10.2 0/300
5 0.89 0.3 10.2 0/300
6 0.83 0.3 10.1 0/300
7 0.70 0.3 10.1 0/300
8 0.68 0.3 9.9 0/300
9 0.65 0.3 9.6 0/300
표 1은 적층 세라믹 커패시터의 내부전극의 두께에 대한 비율(t1/t2)을 변화시켜가면서 열충격에 대한 크랙 및 정전용량에 대하여 실험을 한 결과를 나타낸 표이다. 이때, 보호층에 대한 외측부의 두께 비율(Y/X, 이때 X는 적층방향에 있어서 보호층(10)의 두께이고, Y는 적층방향에 있어서 외측부(24)의 두께이다.)은 0.3으로 일정하게 구현하였다.
내부전극(4)을 형성하기 위한 도전성 페이스트로써 니켈(Ni)분말은 입자크기가 0.1~0.2um인 것을 사용하였으며, 니켈분말의 함량은 40~50%로 제작하였다. 이렇게 형성된 적층 세라믹 커패시터의 외측부(24)의 내부전극의 두께(t1)는 약 0.5~0.9um로, 내측부(22)의 내부전극의 두께(t2)는 약 0.7~0.8um로 구현되었다. 또한, 열충격 시험은 320℃의 납조에 2초동안 침지시키는 방식으로 이루어졌다.
표 1을 참조하면, 내부전극의 두께에 대한 비율(t1/t2)이 0.95 이하인 지점부터 크랙이 발생하는 수가 줄어들었고, 0.70 미만에서는 정전용량이 감소하는 것을 확인할 수 있다.
따라서, 안정적으로 정전용량을 확보하면서 동시에 크랙의 발생을 방지하기 위해선 내부전극의 두께에 대한 비율(t1/t2)을 0.70 내지 0.95로 하는 것이 적절함을 알 수 있다.

실시예		 내부전극의 두께 비율 (t1/t2) 보호층에 대한 외측부의 두께 비율(Y/X) 정전용량
(uF)		 열충격 시험
크랙 발생 개수
1 0.95 0.095 10.2 2/300
2 0.95 0.1 10.2 0/300
3 0.95 0.3 10.2 0/300
4 0.95 0.4 10.1 0/300
5 0.95 0.5 10.0 0/300
6 0.95 0.6 9.8 0/300
표 2는 적층 세라믹 커패시터의 외측부의 두께 비율(Y/X, 이때 X는 적층방향에 있어서 보호층(10)의 두께이고, Y는 적층방향에 있어서 외측부(24)의 두께이다.)을 변화시켜가면서 열충격에 대한 크랙 및 정전용량에 대하여 실험을 한 결과를 나타낸 표이다. 이때, 내부전극의 두께에 대한 비율(t1/t2)은 0.95로 일정하게 구현하였다.
내부전극(4)을 형성하기 위한 도전성 페이스트로써 니켈(Ni)분말은 입자크기가 0.1~0.2um인 것을 사용하였으며, 니켈분말의 함량은 40~50%로 제작하였다. 이렇게 형성된 적층 세라믹 커패시터의 외측부(24)의 내부전극의 두께(t1)는 약 0.5~0.9um로, 내측부(22)의 내부전극의 두께(t2)는 약 0.7~0.8um로 구현되었다. 또한, 열충격 시험은 320℃의 납조에 2초동안 침지시키는 방식으로 이루어졌다.
표 2를 참조하면, 보호층에 대한 외측부의 두께 비율(Y/X)이 0.1 미만인 경우 크랙 발생 개수가 늘어나고 절연파괴 전압이 낮아지며, 0.5 초과인 경우 정전용량이 감소하는 것을 확인할 수 있다.
따라서, 안정적으로 정전용량을 확보하면서 동시에 크랙을 방지하기 위해선 보호층에 대한 외측부의 두께 비율(Y/X)를 0.1 내지 0.5로 하는 것이 적절함을 알 수 있다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도,
도 2는 도 1의 A-A'를 따라 절단한 단면도,
도 3은 도 1의 B-B'를 따라 절단한 단면도이다.
<도면의 주요 부분에 대한 간단한 설명>
1: 커패시터 본체 2: 외부전극
4: 내부전극 6: 유전체층
10: 보호층 20: 유효층
22: 내측부 24: 외측부

Claims (4)

  1. 내부전극 및 유전체층이 교대로 적층된 유효층;
    상기 유효층의 상면 및 하면에 유전체층이 적층되어 형성된 보호층;
    을 포함하며,
    상기 유효층은 적층방향에 있어서 순서대로 외측부, 내측부, 및 외측부로 구성되며, 상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께보다 얇게 형성되며,
    상기 외측부의 두께는 상기 보호층의 두께의 0.1 내지 0.5배인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 외측부의 내부전극의 두께는 상기 내측부의 내부전극의 두께의 0.7 내지 0.95배인 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 유효층의 유전체층의 두께는 5um 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 유효층의 유전체층의 적층수는 100 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
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