KR20110068231A - 적층 세라믹 커패시터 - Google Patents

Abstract

본 발명에 의한 적층 세라믹 커패시터는, 내부전극 및 유전체층이 교대로 적층되어 형성된 커패시터 본체;를 포함하며, 상기 커패시터 본체의 적층 방향과 수직한 단면에 있어서, 상기 내부전극에 형성된 기공을 포함한 내부전극 전체의 면적을 A라고 하고, 기공을 제외한 내부전극의 면적을 B라고 하는 경우 B/A를 유효면적이라고 정의하면, 유효면적이 0.65 내지 0.95이다.

크랙, 절연파괴, 유효면적

Description

적층 세라믹 커패시터{multilayer ceramic capacitor}

본 발명은 적층 세라믹 커패시터에 관한 것으로서, 더욱 상세하게는 안정적으로 정전용량을 확보하면서 열충격에 의한 크랙 및 절연파괴를 방지할 수 있는 적층 세라믹 커패시터에 관한 것이다.

일반적으로 다층 세라믹 커패시터는 복수의 세라믹 유전체 시트와 이 복수의 세라믹 유전체 시트 사이에 삽입된 내부전극을 포함한다. 이러한 다층 세라믹 커패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고 기판 상에 용이하게 실장될 수 있어 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다.

최근 전자제품이 소형화되고 다기능화됨에 따라 칩 부품도 소형화 및 고기능화되는 추세이므로, 다층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서, 근래에는 유전체층의 두께가 2um 이하이면서 적층수가 500층 이상인 적층 세라믹 커패시터가 제조되고 있다.

그런데, 이러한 세라믹 유전체층의 박막화와 고적층화로 내부전극층이 차지하는 부피의 비율이 증가하여 소성 및 리플로우 솔더 등에 의한 회로기판에의 실장 공정 등에서 가해지는 열충격에 의해 세라믹 적층체에 크랙(crack) 또는 절연파괴가 발생하는 문제가 있다.

구체적으로, 크랙은 세라믹층과 내부전극층을 형성하는 재료의 열팽창 계수의 차이에 의한 응력이 세라믹 적층체에 작용하여 발생하는 것이며, 특히 적층 세라믹 커패시터의 상부 및 하부의 양쪽 가장자리에 많이 발생하게 된다.

또한, 열변화에 따라서 유전체 최상부와 최하부에 응력이 발생되는데, 이때 전압이 인가되면 유전층의 절연파괴가 발생할 수 있다.

본 발명의 목적은, 정전용량을 안정적으로 확보하면서 열충격에 의한 세라믹 적층체의 크랙 및 절연파괴를 효과적으로 방지할 수 있는 적층 세라믹 커패시터를 제공하는 것이다.

본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 내부전극 및 유전체층이 교대로 적층되어 형성된 커패시터 본체;를 포함하며, 상기 커패시터 본체의 적층 방향과 수직한 단면에 있어서, 상기 내부전극에 형성된 기공을 포함한 내부전극 전체의 면적을 A라고 하고, 기공을 제외한 내부전극의 면적을 B라고 하는 경우 B/A를 유효면적이라고 정의하면, 유효면적이 0.65 내지 0.95일 수 있다.

본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 내부전극에 형성된 기공의 직경은 3um 이하일 수 있다.

본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 유전체층의 두께는 10um 이하일 수 있다.

본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 유전체층의 적층수는 100 내지 1000일 수 있다.

본 발명에 의한 적층 세라믹 커패시터는, 커패시터 본체의 적층방향과 수직한 단면에 있어서의 내부전극의 기공을 제외한 유효면적을 조절함으로써, 충분한 정전용량을 확보하면서 열충격으로 인한 크랙 및 절연파괴 현상을 효과적으로 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.

또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 횡단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 내부전극(10) 및 유전체층(20)이 교대로 적층되어 형성된 커패시터 본체(1)와 상기 커패시터 본체(1)의 양측면에 형성된 외부전극(2)을 포함할 수 있다.

상기 내부전극(10)은 일단이 상기 커패시터 본체(1)의 일면에 노출되도록 형성될 수 있다. 또한, 어느 한 내부전극(10)의 일단이 상기 커패시터 본체(1)의 일면에 노출되도록 형성되었으면, 그와 이웃한 내부전극(10)의 일단은 상기 커패시터 본체(1)의 반대편 면에 노출되도록 형성될 수 있다. 이때, 상기 내부전극(10)은 니켈(Ni) 또는 니켈 합금 등을 이용하여 형성될 수 있다.

상기 유전체층(20)은 두께가 10um 이하이고, 그 적층수는 100매 이상인 것이 바람직하다.

상기 외부전극(2)은 상기 커패시터 본체(1)의 양측면에 형성될 수 있다. 이때, 상기 외부전극(2)은 상기 커패시터 본체(1)의 일면에 노출되도록 형성된 내부전극(10)과 전기적으로 연결되도록 형성될 수 있다.

도 2는 도 1의 A-A'를 따라 절단한 단면도 및 그 일부분에 대한 확대도이다.

도 3은 도 2의 B-B'를 따라 절단한 단면도이다.

도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 내부전극(10)에는 중간중간에 기공(11)이 형성되어 있음을 알 수 있다. 내부전극을 형성하는 공정은 세라믹 그린시트의 일면에 니켈(Ni) 등의 금속분말이 포함된 도전성 페이스트를 이용하여 인쇄하는 방법으로 이루어지기 때문에 내부에 다소 빈공간이 남게 된다.

상기 내부전극(10)에 형성된 기공(11)을 포함한 내부전극 전체의 면적을 X라 고 하고, 기공(11)을 제외한 내부전극의 면적을 Y라고 하는 경우 Y/X를 유효면적이라고 정의할 수 있다.

내부전극의 유효면적에 따른 정전용량의 변화 및 열충격으로 인한 크랙의 발생 가능성의 관계는 다음과 같다.

내부전극의 유효면적이 큰 경우 중간에 빈 공간이 거의 없이 내부전극이 형성된 것이므로 유효면적이 작은 경우보다 큰 정전용량을 확보할 수 있다. 하지만, 내부전극을 형성하는 물질(예를 들어, 니켈(Ni) 등의 금속물질일 수 있다.)과 세라믹의 열팽창 계수의 차이로 인하여 발생하는 단차 때문에 열충격을 받을 경우 크랙 또는 절연파괴 현상이 발생하기 쉽다.

반대로, 내부전극의 유효면적이 작은 경우 정전용량의 확보면에서는 불리하지만, 내부전극을 형성하는 물질과 세라믹의 열팽창 계수의 차이로 인하여 발생하는 단차를 완화하는 효과가 있어 열충격으로 인한 크랙 및 절연파괴 현상을 방지할 수 있다.

따라서, 안정적인 정전용량의 확보와 열충격으로 인한 크랙 및 절연파괴 현상의 방지라는 측면에서 내부전극의 유효면적을 적절한 수치로 조절할 필요가 있다.

실시예	유효면적 (Y/X)	정전용량 (uF)	열충격 시험 크랙 발생 개수
1	0.97	10.5	11/300
2	0.96	10.5	5/300
3	0.91	10.4	2/300
4	0.7	10.1	0/300
5	0.65	10.0	0/300
6	0.63	9.8	0/300
7	0.61	8.7	0/300
8	0.52	7.2	0/300
9	0.45	6.9	0/300

표 1은 적층 세라믹 커패시터의 내부전극의 유효면적을 변화시키면서 이에 따른 정전용량의 변화 및 열충격으로 인한 크랙의 발생개수에 대하여 실험을 한 결과를 나타낸 표이다.

도 4는 적층 세라믹 커패시터의 내부전극의 유효면적에 대한 정전용량 및 열충격으로 인한 크랙의 발생율의 변화를 나타낸 그래프이다.

내부전극을 형성하기 위한 도전성 페이스트로써 니켈(Ni)분말을 입자크기가 0.1~0.2um인 것을 사용하였으며 니켈(Ni) 함량은 40~50%로 제작하였다. 또한, 스크린 인쇄공법으로 두께 0.6~1.2um로 내부전극을 형성한 후 300~400층 적층하여 적층체를 만들었다. 이후 압착, 절단, 소성, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터를 제작하였다. 완성된 적층 세라믹 커패시터의 단면을 관찰한 결과, 내부전극의 평균 두께는 0.6~0.7um이고, 유전체층의 두께는 0.7~0.8um 정도록 구현되었다. 열충격 시험은 320℃의 납조에 2초동안 침지시키는 방식으로 이루어졌다.

표 1 및 도 4를 참조하면, 유효면적이 0.90 이하일 때 열충격으로 인한 크랙의 발생이 효과적으로 방지됨을 확인할 수 있다. 또한 유효면적이 0.65 미만으로 내려가는 경우 크랙은 방지되지만 정전용량이 급격히 감소함을 확인할 수 있다.

따라서, 유효면적을 0.65 내지 0.90으로 조절하는 경우 안정적으로 정전용량을 확보하면서 효과적으로 크랙을 방지할 수 있다.

또한 이때, 상기 내부전극(10)에 형성된 기공(11)의 직경은 3um 이하로 형성되는 것이 바람직하다. 내부전극(10)에 형성된 기공(11)의 직경이 3um를 초과하면 정전용량의 확보에 문제가 생길 수 있기 때문이다.

본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 구성요소를 치환, 변형 및 변경할 수 있다는 것이 명백할 것이다.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 횡단면도,

도 2는 도 1의 A-A'를 따라 절단한 단면도 및 그 일부분에 대한 확대도,

도 3은 도 2의 B-B'를 따라 절단한 단면도,

도 4는 적층 세라믹 커패시터의 내부전극의 유효면적에 대한 정전용량 및 열충격으로 인한 크랙의 발생율의 변화를 나타낸 그래프이다.

<도면의 주요 부분에 대한 간단한 설명>

1: 커패시터 본체 2: 외부전극

10: 내부전극 20: 유전체층

11: 기공

Claims (4)

1. 내부전극 및 유전체층이 교대로 적층되어 형성된 커패시터 본체;

   를 포함하며,

   상기 커패시터 본체의 적층 방향과 수직한 단면에 있어서, 상기 내부전극에 형성된 기공을 포함한 내부전극 전체의 면적을 A라고 하고, 기공을 제외한 내부전극의 면적을 B라고 하는 경우 B/A를 유효면적이라고 정의하면, 유효면적이 0.65 내지 0.95인 적층 세라믹 커패시터.
2. 제1항에 있어서,

   상기 내부전극에 형성된 기공의 직경은 3um 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
3. 제1항에 있어서,

   상기 유전체층의 두께는 10um 이하인 것을 특징으로 하는 적층 세라믹 커패시터.
4. 제1항에 있어서,

   상기 유전체층의 적층수는 100 내지 1000인 것을 특징으로 하는 적층 세라믹 커패시터.

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