JP2005303160A - 積層型半導体セラミック電子部品 - Google Patents

Abstract

【課題】 積層型半導体セラミック電子部品に関し、室温下での低抵抗化を図りながら、フラッシュ耐圧を高めることができる。
【解決手段】 セラミック層３と内部電極層４，５とが交互に積層されてなる積層体２と、積層体２の両端面に形成されてなる第１の外部電極９および第２の外部電極１０とを有し、内部電極層４，５の一端が、第１の外部電極９および第２の外部電極１０のいずれか一方と接続されており、かつ、内部電極層４，５の他端が、第１の外部電極９および第２の外部電極１０のいずれか他方と接続されないで、当該積層体２の端縁との間で所定のマージンＭをもって対向するように形成され、マージンＭが７５μｍ以下である内部電極層４，５を有するものである。
【選択図】図１

Description

本発明は、積層型半導体セラミック電子部品に関する。

例えば、正特性サーミスタにおいては、単板型の正特性サーミスタや、積層型の正特性サーミスタがある。ところで、近年、電子部品の面実装対応の強い要求により、かかる単板型の正特性サーミスタや、積層型の正特性サーミスタにおいても、そのチップ化が進んでいる。また、単板型や積層型の正特性サーミスタのいずれにおいても、その小型化、低抵抗化が望まれている。そして、この正特性サーミスタの場合、過電流保護、消磁、あるいはモータスタータ等の用途に向けられるときなどにおいては、特に、高フラッシュ耐圧化が要求される。このようなフラッシュ耐圧特性の向上においては、正特性サーミスタの素子の表面に近い層を比抵抗の高い材料にすることにより、電圧印加時における素子中央部での発熱集中を緩和して、高フラッシュ耐圧化が行われている。ここで、フラッシュ耐圧とは、正特性サーミスタの素子の外部電極間に高電圧が、一瞬、印加されたときに、当該素子が破壊されてしまう現象に対する耐圧のことである。この現象は、より詳しくは、正特性サーミスタの素子が、高電圧の印加により自己発熱したとき、当該素子の中央部に発熱が集中し、該中央部におけるセラミック層が膨張して大きな引張り応力が発生して破壊されてしまう現象のことである。

このような高フラッシュ耐圧化の要求に対応して、単板型の正特性サーミスタにおいては、相対向する一対の主面ならびにこれら両主面の各周縁間を連結するように厚み方向に延びる側面を有する素子本体と、両主面上にそれぞれ形成された電極とを備えている。両電極間へ電圧を印加したとき、素子本体の発熱初期に現れる上記側面での温度分布を、上記厚み方向の中央部に関して非対称とし、かつ、素子本体の発熱初期に現れる上記側面での発熱ピーク位置を、両主面間の距離を２等分する厚み方向の中央部からずれるような発熱挙動を示すよう構成したものがある（特許文献１参照。）。

また、同様に、積層型の正特性サーミスタにおいては、複数の内部電極層を、正の抵抗温度係数を有する半導体磁器層（セラミック層）に介在させて積層してなる焼結体と、上記内部電極層の一端面に電気的に接続されるように形成された外部電極とを備え、上記内部電極層をニッケルまたはニッケル合金により構成したものがある（特許文献２参照。）。
特開平１１−１３５３０２号 特開平５−４７５０８号

しかしながら、上記構成を備えた単板型の正特性サーミスタの場合、素子本体の発熱初期に現れる上記側面での発熱ピーク位置を、両主面間の距離を２等分する厚み方向の中央部からずれるような発熱挙動を示すように構成しているため、比抵抗の高い材料を使用しており、その結果、素子の室温抵抗は高くなってしまう。また、比抵抗が異なる材料を用いるため、生産コストが高くなり、製造方法も複雑となってしまうという未解決の課題があった。

また、上記構成を備えた積層型の正特性サーミスタの場合、内部電極層を有する分、素子中央部が発熱しやすく、該素子中央部に熱がこもりやすいという課題がある。しかも、セラミック層一層あたりを見ると、内部電極層が形成された部分のセラミック層は、所定の電圧が印加されると自己発熱し、内部電極層が形成されていない部分のセラミック層は自己発熱しないため、両セラミック層間で応力が発生し、素子がより一層破壊され易くなるという未解決の課題もある。

このような課題を解決するに際しては、素子の外観の形状や寸法が変わってしまったり、高抵抗化したりすることがないようにして、高フラッシュ耐圧化を達成するという要求に沿う必要もある。

そこで、本発明においては、素子の外観の形状や寸法が変わることなく、また、高抵抗化したりすることなく、高フラッシュ耐圧性に優れた積層型半導体セラミック電子部品を提供することを解決すべき課題としている。

本発明による積層型半導体セラミック電子部品は、セラミック層と内部電極層とが交互に積層されてなる積層体と、前記積層体の両端面に形成されてなる第１の外部電極および第２の外部電極とを有し、前記内部電極層の一端が、前記第１の外部電極および第２の外部電極のいずれか一方と接続されており、かつ、前記内部電極層の他端が、前記第１の外部電極および第２の外部電極のいずれか他方と接続されないで、当該積層体の端縁との間で所定のマージンをもって対向するように形成されてなる積層型半導体セラミック電子部品において、前記マージンが７５μｍ以下である内部電極層を有することを特徴とするものである。

上記において、第１および第２外部電極が形成される積層体の両端面は、相対向した端面である。そして、上記中央部側内部電極層の一端側は、積層体の一方の端面の一方の外部電極に接続され、他端側は積層体の他方の端面に接続されていない。この場合、第１の外部電極および第２の外部電極のいずれか他方と接続されない内部電極層の他端とは、外部電極に対向する内部電極層の他端側だけに限定されず、外部電極が形成されない積層体の別の端面に対向する部分も含むものである。

上記マージンに存在するセラミック層は、電圧を印加しても自己発熱しない非発熱部分（以下、非発熱部分という）となる。内部電極層が形成されたセラミック層は、所定の電圧を印加した時に自己発熱する発熱部分（以下、発熱部分という）となる。したがって、本発明の積層型半導体セラミック電子部品によると、内部電極層の上記マージンが７５μｍ以下となっていることで、上記非発熱部分と上記発熱部分との温度勾配が小さくなっている結果、高電圧の一瞬の印加に際しても、応力が発生し難くなり、フラッシュ耐圧特性が向上する。しかも、本発明の積層型半導体セラミック電子部品では、単に、内部電極層の上記マージンが７５μｍ以下としただけであるから、素子の外観の形状や寸法が変わってしまったり、高抵抗化したりすることがないようにして、高フラッシュ耐圧化を達成するという要求に沿うこともできる。なお、上記マージンが７５μｍ以下となる内部電極層は、全ての内部電極層のうち５割以上存在していればよい。また、上記内部電極は、積層体の内部電極層が形成された部分の積層方向の中央部に形成されることが好ましい。

なお、上記内部電極層の上記マージンを１０μｍ以上とすることが好ましい。これは、マージンが１０μｍ未満であると、内部電極層とセラミック層との接着力が低下して、抗折強度が劣るようになるからである。

また、上記発熱部分と非発熱部分との比率は、好ましくは、９：１である。その理由は、抵抗強度を保持しながら、内部電極面積を大きくとることができ、高フラッシュ耐圧性を維持できるからである。

本発明によれば、素子の外観の形状や寸法が変わることなく、また、高抵抗化したりすることなく、高フラッシュ耐圧性に優れた積層型半導体セラミック電子部品を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。本実施形態では、積層型の正特性サーミスタ（以下、単にサーミスタという）を用いた例について説明する。図１はサーミスタの積層方向に切断した縦断面図、図２はサーミスタの積層方向と垂直な方向に切断した横断面図である。

これらの図を参照して、サーミスタ１は、素子本体として、直方体状とされた積層体２を備えている。積層体２の外周は、バレル研磨されて、その角部分や稜線部分において丸くされている。積層体２は、複数のセラミック層３と複数の内部電極層４，５とが交互に積層されてなり、その両端面７，８に外部電極９，１０が形成されて構成されている。セラミック層３は、正の抵抗温度係数を有するものであり、例えば、ＢａＴｉＯ_３系の半導体セラミックにより形成されている。両内部電極層４，５それぞれは、一部がセラミック層３を挟んで互いに重なり合った状態で積層方向に交互に配置されている。互いに重なり合う部分に存在するセラミック層３は、発熱部分となる。内部電極層４，５は、例えば、ニッケルを導電成分として含んでいる。

そして、一方の内部電極層４のそれぞれは、その一端側が一方の外部電極９に接続され、他端側が他方の外部電極１０に対して所定の印刷マージンＭを隔てて対向している。他方の内部電極層５それぞれは、その一端側が他方の外部電極１０に接続され、他端側が一方の外部電極９に対して所定の印刷マージンＭを隔てて対向している。両印刷マージンＭは、共に、内部電極層が存在していない部分であり、非発熱部分となっており、この実施形態では、１０μｍ以上７５μｍ以下である。内部電極層４、は、平面的には、四辺形の形状をなしており、その印刷マージンＭは、図１および図２から明らかであるように、内部電極層４，５の平面視形状四辺形の４つの端縁のうち、外部電極９，１０に接続されている１つの端縁を除いた他の３つの端縁において設けられている。

外部電極９，１０それぞれは、上記のように、内部電極層４，５それぞれに対してオーミック接触を図ることが可能な下地層としてのオーミック電極層およびその表面に形成されるはんだ等からなるめっき層から構成される。オーミック電極層は、例えば、スパッタリングによって形成され、積層体２の両端面７，８に形成されるＣｒ層、その表面に形成されるＮｉ−Ｃｕ層およびその表面に形成されるＡｇ層から構成される。めっき層は、上述したはんだめっきの他、Ｎｉめっき、Ｓｎめっき等によって形成されてもよく、通常、電気めっきを用いて形成される。両外部電極９，１０はスパッタに限らず、両内部電極層４，５それぞれとオーミック接触可能であればよい。

以上の構成を備えた積層体２においては、内部電極層４，５それぞれがセラミック層３を挟んで互いに重なり合った状態で積層方向に交互に配置されたサーミスタとして機能するサーミスタ機能層２０と、積層体２の上下の最外層にそれぞれ設けられたセラミック層３のみからなる保護層２１，２２とから構成されている。積層体２の外表面であって、外部電極９，１０によって覆われていない領域には、ガラスコート（図示せず）が施されていてもよい。積層体２を得るための焼成工程が還元性雰囲気中で行われるとき、再酸化焼成後において、ガラスコートを形成するための熱処理を同時に行うようにしてもよい。

本実施形態においては、上記のように、非発熱部分である印刷マージンＭが７５μｍ以下に設定されているので、上記した発熱部分との温度勾配を小さくでき、応力が発生し難くなり、フラッシュ耐圧が向上する。しかも、セラミック層３に比抵抗の高い材料を用いることもなく、素子の外観の形状、素子サイズの変更、室温下で高抵抗化することなく、量産性よく簡単に高フラッシュ耐圧化が図れる。本実施形態においては、積層型正特性サーミスタに限るものではなく、例えば、積層バリスタ等にも適用できる。

また、本発明の図１および図２は、内部電極層４，５とセラミック層３とが交互に積層されているが、必ずしもこれに限定されるものではなく、少なくともセラミック層を介して対向する内部電極層を複数層有していれば、同電位層を有していてもよい。

図３を参照して、以上の構成を備えたサーミスタ１の製造方法を説明する。

第１工程として、ＢａＣＯ_３，ＴｉＯ_２，Ｓｍ_２Ｏ_３の各粉末を用意して、（Ｂａ_{０．９９９８}Ｓｍ_{０．０００２}）ＴｉＯ_３となる原料粉末に調合する。この調合により得た混合粉末に純水を加えてジルコニアボールとともに１０時間混合粉砕し、乾燥後、１０００℃で２時間仮焼する。この仮焼粉に、有機バインダ、分散剤および水を加えて、ジルコニアボールとともに数時間混合した後、厚さ３０μｍのセラミックグリーンシートＡ１，Ａ２，Ｂ１〜Ｂ８，Ｃ１，Ｃ２を１２枚作製する。これらセラミックグリーンシートＡ１，Ａ２，Ｂ１〜Ｂ８，Ｃ１，Ｃ２は、後述の積層体とした場合のセラミック層３を構成する。

このようなセラミックグリーンシートＡ１，Ａ２，Ｂ１〜Ｂ８，Ｃ１，Ｃ２のうち、セラミックグリーンシートＢ１〜Ｂ８上に、スクリーン印刷等の手法によりＮｉを導電成分とする導電性ペーストを付与し、乾燥させることにより、内部電極層４，５が形成されたセラミックグリーンシートＢ１〜Ｂ８を作製する。この場合、セラミックグリーンシートＢ１，Ｂ３，Ｂ５，Ｂ７に形成した内部電極層４の図上左端側は、セラミックグリーンシートＢ１，Ｂ３，Ｂ５，Ｂ７の図上で左側端部、セラミックグリーンシートＢ２，Ｂ４，Ｂ６，Ｂ８に形成した内部電極層５の図上右端側は、セラミックグリーンシートＢ２，Ｂ４，Ｂ６，Ｂ８の図上で右側端部に、それぞれ、位置するように印刷する。

そして、セラミックグリーンシートＢ１，Ｂ３，Ｂ５，Ｂ７に形成した内部電極層４の図上右端側には、セラミックグリーンシートＢ１，Ｂ３，Ｂ５，Ｂ７の図上で右側端部から７５μｍ以下の印刷マージンＭを設け、セラミックグリーンシートＢ２，Ｂ４，Ｂ６，Ｂ８に形成した内部電極層５の図上左端側には、セラミックグリーンシートＢ２，Ｂ４，Ｂ６，Ｂ８の図上で左側端部から７５μｍ以下の印刷マージンＭを設けるように、それぞれ、印刷する。なお、内部電極層４の図上で上下端側にも、セラミックグリーンシートＢ１，Ｂ３，Ｂ５，Ｂ７の図上で上下端部から７５μｍ以下の印刷マージンＭを設ける。内部電極層５の図上で上下端側にも、セラミックグリーンシートＢ２，Ｂ４，Ｂ６，Ｂ８の図上で上下端部から７５μｍ以下の印刷マージンＭを設ける。つまり、内部電極層４，５は、一部である一端側（左側端部または右側端部）がセラミックグリーンシートＢ１〜Ｂ８の端部に位置し、他部である他端側（右側端部または左側端部）と上下端側がセラミックグリーンシートＢ１〜Ｂ８の端部に位置せず、所定の印刷マージンＭをもって対向している。

こうして得た各セラミックグリーンシートＡ１，Ａ２，Ｂ１〜Ｂ８，Ｃ１，Ｃ２は図３に示されている。そして、各セラミックグリーンシートＡ１，Ａ２，Ｂ１〜Ｂ８，Ｃ１，Ｃ２を積層して積層体を得る。セラミックグリーンシートＡ１，Ａ２，Ｃ１，Ｃ２は、保護用のセラミックグリーンシートとなり、残りのセラミックグリーンシートＢ１〜Ｂ８は、上記保護用のセラミックグリーンシートＡ１，Ａ２，Ｃ１，Ｃ２間に設けられたセラミックグリーンシートとなる。こうして得た積層体を圧着して所定の寸法にカットしてチップ状の未焼成の積層体を得る。

次いで、第２工程として、上記未焼成の積層体を大気中において３５０℃の温度で脱脂処理し、その後、Ｈ_２／Ｎ_２＝３％の還元性雰囲気下において、１２００℃の温度で、２時間焼成し、焼結後の積層体を得る。そして、焼結後の積層体を研磨メディアと共にバレル研磨して、積層体の角部分と稜線部分を丸くするように処理する。この処理の後、その積層体に対して、再酸化のための熱処理を６００℃で２時間で施す。

最後に第３工程として、上記焼成積層体の両端面に外部電極を形成するために、積層体の両端面上に、スパッタリングによって、Ｃｒ層、その上に、Ｎｉ−Ｃｕ層、さらにその上に、Ａｇ層を順次、形成することにより、オーミック電極層を得る。このオーミック電極層の上に、はんだからなるメッキ層を形成して、図１および図２に示されるサーミスタを得ることができる。

図４ないし図６を用いて、様々なサイズのサーミスタ素子のフラッシュ耐圧試験時の温度勾配を示す。図４は、サーミスタ素子幅Ｗ＝５００μｍ、内部電極層幅Ｅ＝３８０μｍ、印刷マージン幅Ｍ＝６０μｍのサーミスタ素子であり、図５は、サーミスタ素子幅Ｗ＝１４０μｍ、内部電極層幅Ｅ＝２０μｍ、印刷マージン幅Ｍ＝６０μｍのサーミスタ素子であり、図６は、サーミスタ素子幅Ｗ＝５００μｍ、内部電極層幅Ｅ＝７２μｍ、印刷マージン幅Ｍ＝２１４μｍのサーミスタ素子である。以上の結果、内部電極層幅Ｅと印刷マージン幅Ｍの比ではなく、印刷マージン幅Ｍを７５μｍ以下とすることが、温度勾配を小さくできて好ましいことが判った。

次に、以上の構成を備えたサーミスタに対する特性評価を実施した結果を表１に示す。この表１において、実施例１〜５は、本実施形態のサーミスタであり、それぞれ、印刷マージンＭが、０μｍ，１０μｍ，２５μｍ，５０μｍ，７５μｍとし、比較例では１００μｍとした。これら各サーミスタの平面寸法は、２．０ｍｍ×１．２ｍｍである。表１においては、実施例１〜５のサーミスタと比較例のサーミスタとを、各２０ヶを用いて、室温抵抗値の測定ならびにフラッシュ耐圧試験を実施したものである。室温抵抗値は、デジタルボルトメーターを用いて４端子法で測定した。フラッシュ耐圧試験は、瞬時にパルス状の過電圧を印加して、サーミスタ１が破壊するか否かを調べるものであって、フラッシュ耐圧値とは、サーミスタ１が破壊に至る直前の耐電圧を指す。

表１には、印刷マージン、室温抵抗およびフラッシュ耐圧が示されている。

表１に示されるように、比較例に比べ実施例１〜５は、室温抵抗が小さく、およびフラッシュ耐圧が高くなった。これは印刷マージンを減らしたことによって、サーミスタ素子に電圧を加えた時のサーミスタ素子中央部の発熱を素子全体に渡って緩和させたためと考えられる。

図７は、印刷マージンとフラッシュ耐圧の関係を示すグラフである。グラフからも判るように、印刷マージンが７５μｍを超えるとフラッシュ耐圧が著しく低下する結果が得られた。

本発明の積層型半導体セラミック電子部品は、電流制限用素子、温度制御素子等として用いられる積層型正特性サーミスタとして有用である。

本発明の実施の形態における積層型正特性サーミスタの積層方向に切断した縦断面図 上記積層型正特性サーミスタの積層方向と垂直な方向に切断した横断面図 上記積層型正特性サーミスタの製造方法の説明に供する積層体の分解斜視図 上記積層型正特性サーミスタの作用説明図 上記積層型正特性サーミスタの作用説明図 比較例における積層型正特性サーミスタの作用説明図 印刷マージンとフラッシュ耐圧の関係を示すグラフ

符号の説明

１ サーミスタ（積層型半導体セラミック電子部品）
２ 積層体
３ セラミック層
４，５ 内部電極層
９，１０ 外部電極
Ｍ 印刷マージン

Claims (2)

1. セラミック層と内部電極層とが交互に積層されてなる積層体と、前記積層体の両端面に形成されてなる第１の外部電極および第２の外部電極とを有し、
   前記内部電極層の一端が、前記第１の外部電極および第２の外部電極のいずれか一方と接続されており、かつ、前記内部電極層の他端が、前記第１の外部電極および第２の外部電極のいずれか他方と接続されないで、当該積層体の端縁との間で所定のマージンをもって対向するように形成されてなる積層型半導体セラミック電子部品において、
   前記マージンが７５μｍ以下である内部電極層を有することを特徴とする積層型半導体セラミック電子部品。
2. 上記マージンが１０μｍ以上であることを特徴とする請求項１に記載の積層型半導体セラミック電子部品。
   

Images