KR101444598B1 - 적층 세라믹 전자부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은 적층 세라믹 전자부품 및 그 실장 기판에 관한 것으로, 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양 측면에 형성된 상기 세라믹 본체의 두께 이하의 두께를 갖는 절연층을 포함하며, 상기 세라믹 본체의 폭과 상기 절연층의 폭의 합을 Wb 라 하면, 0.90 ≤ W/Wb ≤ 0.97을 만족하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 실장 기판{Multi-layered ceramic electronic part and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
상기 적층 세라믹 전자부품의 소형화가 가능하고, 유전체와 내부전극의 박막화가 가능하면서 고용량화 구현을 위해 적층수를 증가시킬 수 있게 되었다.
상기와 같이, 적층 세라믹 전자부품의 소형화가 가능하고, 적층수가 증가함에 따라 적층 세라믹 전자부품은 폭에 비하여 두께가 더 증가한 형태로 제작이 가능하여 높은 용량 구현은 가능하나, 기판에 실장시 칩이 쓰러져 불량이 빈번히 발생하는 문제가 있다.
또한, 적층 세라믹 전자부품을 폭에 비하여 두께가 더 증가한 형태로 제작할 경우, 기판에 실장시 땜납의 표면장력으로 인하여 전자부품이 기울어져서 일어서는 현상인 툼스톤(Tombstone) 불량 즉, 맨해탄 현상(Manhattan Phenomenon)이 발생할 수 있다.
따라서, 적층 세라믹 전자부품이 고용량을 구현하면서도 기판에 실장시 쓰러짐 불량 및 툼스톤(Tombstone) 불량을 막아 신뢰성을 개선시킬 수 있는 연구는 여전히 필요한 실정이다.
일본공개특허공보 2005-129802
본 발명은 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 회로 기판 실장 구조에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양 측면에 형성된 상기 세라믹 본체의 두께 이하의 두께를 갖는 절연층을 포함하며, 상기 세라믹 본체의 폭과 상기 절연층의 폭의 합을 Wb 라 하면, 0.90 ≤ W/Wb ≤ 0.97을 만족하는 적층 세라믹 전자부품을 제공한다.
상기 절연층의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족할 수 있다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.8μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 0.6μm 이하일 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층될 수 있다.
본 발명의 다른 실시형태는 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양 측면에 형성된 상기 세라믹 본체의 두께 이하의 두께를 갖는 절연층을 포함하며, 상기 절연층의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족하는 적층 세라믹 전자부품을 제공한다.
상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.8μm를 만족할 수 있다.
상기 제1 및 제2 내부전극의 두께는 0.6μm 이하일 수 있다.
상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층될 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층될 수 있다.
본 발명의 또 다른 실시형태는 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 제1항 내지 제11항 중 어느 한 항의 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품의 실장 기판을 제공한다.
본 발명에 따르면 정전용량의 대용량화를 구현하면서 신뢰성이 우수한 대용량 적층 세라믹 전자부품의 구현이 가능하다.
구체적으로, 본 발명은 대용량화가 구현된 적층 세라믹 전자부품을 기판에 실장시 쓰러짐 불량을 방지할 수 있으며, 툼스톤(Tombstone) 불량을 방지할 수 있다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 4는 도 3의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 3의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(10)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 유전체층(11)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21, 22);을 포함할 수 있다.
상기 제1 및 제2 내부전극(21, 22)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 소성후 평균 두께는 정전용량을 형성할 수 있다면 특별히 제한은 없으며, 예를 들어, 0.6 μm 이하일 수 있다.
상기 제1 및 제2 내부전극(21, 22)의 평균 두께는 도 2와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 내부전극에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 내부전극으로 확장하여 평균값을 측정하면, 내부전극의 평균 두께를 더욱 일반화할 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(1)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
정전 용량 형성을 위해 제1 및 제2 외부전극(31, 32)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(11)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(11)의 평균 두께(td)는 적층 세라믹 커패시터(1)의 용량 설계에 맞추어 임의로 변경할 수 있으나, 소성 후 0.1 내지 0.8 μm일 수 있다.
상기 유전체층(11)의 평균 두께(td)는 도 2와 같이 세라믹 본체(10)의 폭 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 도 2와 같이 세라믹 본체(10)의 길이(L) 방향의 중앙부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 폭 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.
한편, 상기 세라믹 본체(10)의 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 고용량 구현을 위하여 적층수를 증가시킨 형태로서, 상기 세라믹 본체(10)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.
일반적인 적층 세라믹 커패시터의 경우, 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.
그러나, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 소형화가 구현될 수 있어, 기판에 실장시 충분한 공간 확보가 가능하므로 고용량 적층 세라믹 커패시터를 구현하기 위하여 적층수를 증가시킬 수 있다.
상기와 같이 적층수가 증가함에 따라 상기 세라믹 본체에서 적층방향이 두께 방향이므로, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하도록 적층 세라믹 커패시터를 제작함으로써, 정전용량의 대용량화를 구현할 수 있다.
한편, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하도록 제작함에 따라, 상기 적층 세라믹 커패시터를 기판에 실장시 쓰러짐에 의해 쇼트 발생 등 신뢰성 불량의 문제가 발생할 수 있다.
또한, 적층 세라믹 전자부품을 폭에 비하여 두께가 더 증가한 형태로 제작할 경우, 기판에 실장시 땜납의 표면장력으로 인하여 전자부품이 기울어져서 일어서는 현상인 툼스톤(Tombstone) 불량 즉, 맨해탄 현상(Manhattan Phenomenon)이 발생할 수 있다.
그러나, 본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 양 측면에 형성된 상기 세라믹 본체(10)의 두께 이하의 두께를 갖는 절연층(12)을 포함하며, 상기 세라믹 본체(10)의 폭과 상기 절연층(12)의 폭의 합을 Wb 라 하면, 0.90 ≤ W/Wb ≤ 0.97을 만족함으로써, 상기 기판 실장시의 쓰러짐에 따른 쇼트 불량을 막을 수 있다.
즉, 상기와 같이 적층 세라믹 커패시터(1)를 제작함으로써, 상기 세라믹 본체(10)의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족하더라도, 기판에 실장시 넘어지지 않아 신뢰성이 우수할 수 있다.
또한, 상기 적층 세라믹 커패시터(1)를 기판에 실장시 땜납의 표면장력으로 인하여 전자부품이 기울어져서 일어서는 현상인 툼스톤(Tombstone) 불량 즉, 맨해탄 현상(Manhattan Phenomenon)을 막을 수 있다.
이로 인하여, 신뢰성이 보다 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 세라믹 본체(10)의 폭과 상기 절연층(12)의 폭의 합(Wb) 대비 상기 세라믹 본체(10)의 폭(W)의 비율(W/Wb)이 0.90 미만의 경우에는 내습 불량이 발생할 수 있어, 신뢰성에 문제가 있을 수 있다.
한편, 상기 세라믹 본체(10)의 폭과 상기 절연층(12)의 폭의 합(Wb) 대비 상기 세라믹 본체(10)의 폭(W)의 비율(W/Wb)이 0.97을 초과하는 경우에는 상기 적층 세라믹 커패시터(1)를 기판에 실장시 쓰러짐 불량 또는 툼스톤(Tombstone) 불량이 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 상기의 특징에 더하여 상기 절연층(12)의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족할 수 있다.
즉, 상기 세라믹 본체(10)의 두께(T) 대비 상기 절연층(12)의 두께(Ta)의 비(Ta/T)가 0.05 ≤ Ta/T ≤ 0.97을 만족하도록 조절함으로써, 대용량화가 구현된 적층 세라믹 커패시터(1)를 기판에 실장시 쓰러짐 불량을 방지하고, 툼스톤(Tombstone) 불량을 방지할 수 있는 효과가 보다 우수할 수 있다.
상기 세라믹 본체(10)의 두께(T) 대비 상기 절연층(12)의 두께(Ta)의 비(Ta/T)가 0.05 미만의 경우에는 기판에 실장시 쓰러짐 불량 또는 절연층(12)에서 휨이 발생하거나, 크랙이 발생할 수 있어 신뢰성에 문제가 있을 수 있다.
한편, 세라믹 본체(10)의 두께(T) 대비 상기 절연층(12)의 두께(Ta)의 비(Ta/T)가 0.97을 초과하는 경우에는 상기 적층 세라믹 커패시터(1)를 기판에 실장시 쓰러짐 불량 또는 툼스톤(Tombstone) 불량이 발생할 수 있다.
한편, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 유전체층(11)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(11)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(21, 22); 및 상기 세라믹 본체(10)의 양 측면에 형성된 상기 세라믹 본체(10)의 두께 이하의 두께를 갖는 절연층(12)을 포함하며, 상기 절연층(12)의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족할 수 있다.
그 외 상기의 다른 실시형태에 따른 적층 세라믹 전자부품의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.
도 3은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 4는 도 3의 적층 세라믹 커패시터를 폭 방향으로 절단하여 도시한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)에 있어서, '길이 방향'은 도 3의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있다. 여기서 '폭 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
즉, 도 3 및 도 4에서와 같이, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터와는 달리 적층 방향이 상기 세라믹 본체(110)의 폭 방향인 것을 특징으로 한다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 후술하는 바와 같이 기판에 실장할 경우 내부전극이 기판에 수직한 형태로 배치되는 수직 실장형태를 가질 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(110); 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(121, 122); 및 상기 세라믹 본체(110)의 양 측면에 형성된 상기 세라믹 본체(110)의 두께 이하의 두께를 갖는 절연층(112)을 포함하며, 상기 세라믹 본체(110)의 폭과 상기 절연층(112)의 폭의 합을 Wb 라 하면, 0.90 ≤ W/Wb ≤ 0.97을 만족할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기의 특징에 더하여 상기 절연층(112)의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족할 수 있다.
한편, 본 발명의 또 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111)을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체(110); 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극(121, 122); 및 상기 세라믹 본체(110)의 양 측면에 형성된 상기 세라믹 본체(110)의 두께 이하의 두께를 갖는 절연층(112)을 포함하며, 상기 절연층(112)의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족할 수 있다.
그 외 상기의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 0.6 μm 이하의 평균 두께를 갖는 유전체층(11)을 적용한 적층 세라믹 커패시터에 대해, 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb) 및 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)에 따른 내습 불량 여부 및 기판에 실장시 쓰러짐 빈도수를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층(11)을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 500층 이상 적층하여 적층체를 만들었다.
이후 압착, 절단하여 0603(길이×폭) 규격으로서, 두께/폭가 1.0을 초과하는 칩을 만들며, 상기 칩들을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극 형성 및 도금층 형성 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb) 및 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)이 본 발명의 수치범위와 다르게 제작한 것을 제외하고는 상기 실시예에 의한 방법과 동일하게 제작하였다.
아래의 표 1은 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb)에 따른 내습 불량 여부 및 기판에 실장시 쓰러짐 빈도수를 비교한 표이다.
상기의 테스트에서 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)는 0.3(30%)인 것으로 고정하여 실험을 진행하였다.
상기 내습 불량 여부 평가는 칩 200개를 기판에 실장한 후 습도 조건 8585(85℃, 85% 습도)에서 수행한 것으로서, 양호한 경우를 ○, 불량인 경우를 ×로 표시하였다.
상기 기판에 실장시 쓰러짐 빈도수 판정은 샘플 백만개 중 발생한 부품 수를 ppm 단위로 표시한 것으로서, 20 ppm 이하인 경우를 양호로 판정하고, 초과하는 경우를 불량으로 판단하였다.
샘플 번호 W/Wb 내습 불량 여부 실장시 칩 쓰러짐 불량 빈도수
(ppm)
*1 0.86 × 0
*2 0.88 × 0
3 0.90 ○ 0
4 0.92 ○ 0
5 0.94 ○ 0
6 0.95 ○ 8
7 0.96 ○ 11
8 0.97 ○ 15
*9 0.98 ○ 321
*10 0.99 ○ 664
* : 비교예
상기 [표 1]을 참조하면, 비교예인 샘플 1 및 2는 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb)이 0.90 미만의 경우로서, 내습 불량이 발생하여 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교예인 샘플 9 및 10은 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb)이 0.97을 초과하는 경우로서, 기판에 실장시 칩 쓰러짐 불량이 발생하여 신뢰성에 문제가 있음을 알 수 있다.
반면, 실시예인 샘플 3 내지 8은 본 발명의 수치범위를 만족하는 경우로서, 내습 특성이 양호하며, 기판에 실장시 칩 쓰러짐 불량이 발생하지 않아 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
아래의 표 2는 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)에 따른 내습 불량 여부, 절연층 휨 또는 크랙 발생 여부 및 기판에 실장시 쓰러짐 빈도수를 비교한 표이다.
상기의 테스트에서 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb)는 0.97(97%)인 것으로 고정하여 실험을 진행하였다.
상기 내습 불량 여부 평가는 칩 200개를 기판에 실장한 후 습도 조건 8585(85℃, 85% 습도)에서 수행한 것으로서, 양호한 경우를 ○, 불량인 경우를 ×로 표시하였다.
상기 절연층 휨 또는 크랙 발생 여부는 신뢰성 판정 항목으로서, 발생하지 않아 양호한 경우를 ○, 발생하여 불량인 경우를 ×로 표시하였다.
또한, 상기 기판에 실장시 쓰러짐 빈도수 판정은 샘플 백만개 중 발생한 부품 수를 ppm 단위로 표시한 것으로서, 20 ppm 이하인 경우를 양호로 판정하고, 초과하는 경우를 불량으로 판단하였다.
샘플 번호 Ta/T 내습 불량 여부 절연층 휨 또는 크랙 실장시 칩 쓰러짐 불량
빈도수
(ppm)
*11 0.99 ○ ○ 92
12 0.97 ○ ○ 9
13 0.95 ○ ○ 2
14 0.50 ○ ○ 2
15 0.30 ○ ○ 0
16 0.10 ○ ○ 0
17 0.05 ○ ○ 4
*18 0.02 ○ × 134
* : 비교예
상기 [표 2]를 참조하면, 비교예인 샘플 11은 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)가 0.97을 초과하는 경우로서, 기판에 실장시 칩 쓰러짐 불량이 발생하여 신뢰성에 문제가 있음을 알 수 있다.
또한, 비교예인 샘플 18은 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)가 0.05 미만의 경우로서, 기판에 실장시 칩 쓰러짐 불량이 발생하고, 절연층 휨 또는 크랙이 발생하여 신뢰성에 문제가 있음을 알 수 있다.
반면, 실시예인 샘플 12 내지 17은 본 발명의 수치범위를 만족하는 경우로서, 내습 특성이 양호하며, 기판에 실장시 칩 쓰러짐 불량이 발생하지 않아 신뢰성이 우수한 고용량 적층 세라믹 커패시터의 구현이 가능함을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 3의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 적층 세라믹 커패시터(1)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(1)의 제1 및 제2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
또한, 도 6을 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수직하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체를 포함하는 적층 세라믹 전자부품이 실장된 형태로서, 고용량 적층 세라믹 커패시터를 포함할 수 있다.
또한, 상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 상기 적층 세라믹 커패시터를 기판상에 수평 또는 수직 실장하더라도, 상술한 바와 같이 세라믹 본체의 폭과 절연층의 폭의 합(Wb) 대비 상기 세라믹 본체의 폭(W)의 비율(W/Wb)이 0.90 ≤ W/Wb ≤ 0.97을 만족하기 때문에 적층 세라믹 전자 부품의 쓰러짐 불량이 발생하지 않는다.
또한, 세라믹 본체의 두께(T) 대비 절연층의 두께(Ta)의 비(Ta/T)가 0.05 ≤ Ta/T ≤ 0.97을 만족하기 때문에 적층 세라믹 전자부품을 기판에 실장시 쓰러짐 불량이 발생하지 않는다.
이로 인하여, 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 포함하는 적층 세라믹 전자 부품의 실장 기판을 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100: 적층 세라믹 커패시터 10, 110: 세라믹 본체
11, 111: 유전체 층 12, 112: 절연층
21, 22, 121, 122: 제1 및 제2 내부전극
31, 32, 131, 132: 외부 전극
200 : 실장 기판
210 : 인쇄회로기판 221, 222 : 제1 및 제2 전극 패드
230 : 솔더링
T : 세라믹 본체의 두께
Ta : 절연층의 두께
W : 세라믹 본체의 폭
Wb : 세라믹 본체 폭과 절연층 폭의 합

Claims (12)

  1. 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 및
    상기 세라믹 본체의 양 측면에 형성된 상기 세라믹 본체의 두께 이하의 두께를 갖는 절연층을 포함하며,
    상기 세라믹 본체의 폭과 상기 절연층의 폭의 합을 Wb 라 하면, 0.90 ≤ W/Wb ≤ 0.97을 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 절연층의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.8μm를 만족하는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.6μm 이하인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층되는 적층 세라믹 전자부품.
  7. 유전체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할때, T/W 〉1.0을 만족하는 육면체 형상의 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 적층되는 제1 및 제2 내부전극; 및
    상기 세라믹 본체의 양 측면에 형성된 상기 세라믹 본체의 두께 이하의 두께를 갖는 절연층을 포함하며,
    상기 절연층의 두께를 Ta라 하면, 0.05 ≤ Ta/T ≤ 0.97을 만족하는 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 유전체층의 평균 두께를 td라 하면, 0.1μm ≤ td ≤ 0.8μm를 만족하는 적층 세라믹 전자부품.
  9. 제7항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.6μm 이하인 적층 세라믹 전자부품.
  10. 제7항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 두께 방향으로 적층되는 적층 세라믹 전자부품.
  11. 제7항에 있어서,
    상기 제1 및 제2 내부전극은 상기 세라믹 본체의 폭 방향으로 적층되는 적층 세라믹 전자부품.
  12. 상부에 제1 및 제2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 제1항 내지 제11항 중 어느 한 항의 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품의 실장 기판.
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