JP6610159B2 - 薄膜キャパシタ - Google Patents
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Description
60%≦(SHb/S) (1)
60%≦(SHt/S) (2)
10≦(SHt)1/2/Ltout≦2500 (3)
10≦(SHt)1/2/Ltin≦2500 (4)
10≦(SHb)1/2/Lbout≦2500 (5)
10≦(SHb)1/2/Lbin≦2500 (6)
(|αd−αHb|/αd)≦50% (7)
(|αd−αHt|/αd)≦50% (8)
(第一実施形態)
図1は本発明の第一実施形態に係る薄膜キャパシタの上面図であり、図2は本発明の第一実施形態に係る薄膜キャパシタの下面図である。図3は図1及び図2のIII−III線に沿う縦断面図であり、図4は図1及び図2のIV−IV線に沿う縦断面図であり、図5は図1及び図2のV−V線に沿う縦断面図である。
60%≦(SHb/S) (1)
60%≦(SHt/S) (2)
上記式(1)及び(2)において、Sは薄膜キャパシタ20、すなわち、下部電極層1、外層12(上部電極層3)、及び誘電体層2を下部電極層1と誘電体層2との界面Iと平行な面に投影した投影面積である。本実施形態では、図1及び図2における、薄膜キャパシタ20の縦辺の長さLyと横辺の長さLxとの積からSを計算することができる。式(1)において、SHbは全ての領域Bを界面Iと平行な面に投影した投影面積である。式(2)において、SHtは全ての領域Tを界面Iと平行な面に投影した投影面積である。
10≦(SHt)1/2/Ltout≦2500 (3)
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10≦(SHb)1/2/Lbout≦2500 (5)
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(|αd−αHb|/αd)≦50% (7)
(|αd−αHt|/αd)≦50% (8)
上記式(7)及び上記式(8)において、αdは誘電体層2の熱膨張係数を示す。上記式(7)において、αHbは複数の領域Bにおける界面Iに垂直な方向に露出する面を構成する材料の熱膨張係数を示す。上記式(8)において、αHtは複数の領域Tにおける界面Iに垂直な方向に露出する面を構成する材料の熱膨張係数を示す。「(|αd−αHb|/αd)」の値(以下、αHb/αd比(%)と言うことがある)及び「(|αd−αHt|/αd)」の値(以下、αHt/αd比(%)と言うことがある)がともに50%以下であることにより、耐湿負荷信頼性がより向上する傾向がある。
図6は本発明の第二実施形態に係る薄膜キャパシタの上面図であり、図7は本発明の第二実施形態に係る薄膜キャパシタの下面図である。図8は図6及び図7のVIII−VIII線に沿う縦断面図である。
図9は本発明の第三実施形態に係る薄膜キャパシタの上面図であり、図10は本発明の第三実施形態に係る薄膜キャパシタの下面図である。図11は図9及び図10のXI−XI線に沿う縦断面図である。
続いて、図12〜図14を参照して、第四実施形態を説明する。図12は本発明の第四実施形態に係る薄膜キャパシタの上面図であり、図13は本発明の第四実施形態に係る薄膜キャパシタの下面図である。図14は図12及び図13のXIV−XIV線に沿う縦断面図である。本実施形態が第三実施形態と異なる点は、外層12が、上記絶縁層8上であって一対の端子電極層10間にさらに追加絶縁層11を有することである。追加絶縁層11は、端子電極層10と同じ厚さを有し、したがって、追加絶縁層11は、端子電極層10とともに上記領域Tを構成する。領域tのうちの領域T間すなわち追加絶縁層11と端子電極層10との間に存在する溝4が領域toutとなり、領域toutは幅の最大値Ltoutを有する。
続いて、図15〜図17を参照して、第五実施形態に係る薄膜キャパシタ20について説明する。図15は本発明の第五実施形態に係る薄膜キャパシタの上面図であり、図16は本発明の第五実施形態に係る薄膜キャパシタの下面図である。図17は図15及び図16のXVII−XVII線に沿う縦断面図である。
図18は、本発明の薄膜キャパシタを用いて得られるキャパシタデバイスの概略断面図である。図18において、上記キャパシタデバイス30は、基板22と、上記基板22内に埋め込まれた上記薄膜キャパシタ20とを備える。キャパシタデバイス30は薄膜キャパシタ埋め込み基板とも称する。上記キャパシタデバイス30上にはさらに能動素子を搭載することができる。基板22は、例えば、樹脂及びガラスクロスを含むプリプレグを硬化させることによって得られる。プリプレグとしては、特に限定されず、市販のプリプレグが用いられる。薄膜キャパシタ20は、2枚のプリプレグの間に配置され、薄膜キャパシタ20と2枚のプリプレグとを加熱加圧することにより、プリプレグ中の樹脂の流動及び硬化とともに薄膜キャパシタ20が基板22内に埋め込まれる。基板22の厚さは100〜5000μmであることが好ましく、500〜3000μmであることがより好ましい。
2枚のプリプレグ(商品名:LAZ−6785GS−J、住友ベークライト社製)の間に、実施例及び比較例で得られた薄膜キャパシタを配置して、170℃で加熱しながら加圧することでプレプリグを硬化させ、薄膜キャパシタを基板内に埋め込んだ。引き続き、別のプレプリグを上面と下面に熱間プレスすることで積層した。薄膜キャパシタの上部電極層側及び下部電極層側の基板にレーザーでビアを形成し、上記ビア内に無電解めっきにてCuシード層を形成した。その後、上記ビア内及びビア上にCu電解めっきにて引出電極を形成し、さらに引出電極表面にAuをスパッタすることで、テスト基板を作製した。各実施例及び比較例に対して、テスト基板を100個ずつ作製した。各薄膜キャパシタにおいては、電極が複数に分割されている場合には各電極の要素に電圧が印加されるように引出電極を形成した。
上記テスト基板に内蔵された薄膜キャパシタの絶縁抵抗値(Ω)の初期値を、高抵抗計(商品名:4339B、Agilent社製)を使用して、DC4V、室温(25℃)の条件で測定した。その後、テスト基板を、温度85℃、湿度85%RHの高温高湿環境下で、DC4Vを印加しながら、2000時間耐湿負荷試験した。試験後、テスト基板内の薄膜キャパシタの絶縁抵抗値(Ω)を上記と同様の条件で測定し、試験後の絶縁抵抗値が初期値の1/50以上であったテスト基板を良品とした。全テスト基板中の良品の数を、耐湿負荷試験の評価結果とした。良品の数が80個以上であった場合に、優れた耐湿負荷信頼性を有しているものと判断した。
上記テスト基板に内蔵された薄膜キャパシタの絶縁抵抗値(Ω)の初期値を、高抵抗計(商品名:4339B、Agilent社製)を使用して、DC4V、室温(25℃)の条件で測定した。その後、テスト基板を、温度130℃、湿度85%RHの高温高湿環境下で、DC3.3Vを印加しながら、200時間耐湿負荷試験した(プレッシャークッカ試験)。試験後、テスト基板内の薄膜キャパシタの絶縁抵抗値(Ω)を上記と同様の条件で測定し、試験後の絶縁抵抗値が初期値の1/50以上であったテスト基板を良品とした。全テスト基板中の良品の数を、耐湿負荷試験の評価結果とした。良品の数が80個以上であった場合に、優れた耐湿負荷信頼性を有しているものと判断した。
上記テスト基板に内蔵された薄膜キャパシタの絶縁抵抗値(Ω)の初期値を、高抵抗計(商品名:4339B、Agilent社製)を使用して、DC4V、室温(25℃)の条件で測定した。その後、テスト基板を、温度130℃、湿度85%RHの高温高湿環境下で、DC5Vを印加しながら、200時間耐湿負荷試験した(プレッシャークッカ試験)。試験後、テスト基板内の薄膜キャパシタの絶縁抵抗値(Ω)を上記と同様の条件で測定し、試験後の絶縁抵抗値が初期値の1/50以上であったテスト基板を良品とした。全テスト基板中の良品の数を、耐湿負荷試験の評価結果とした。良品の数が80個以上であった場合に、優れた耐湿負荷信頼性を有しているものと判断した。
(実施例1〜9及び比較例1〜3)
下部電極層として100mm×100mm×30μmの表面が研磨されたNi箔を準備した。上記Ni箔上に、誘電体層として、厚さ800nmのBaTiO3層を、スパッタ法にて形成した。次に、誘電体層を還元雰囲気中(酸素分圧10−16atm)にて結晶化した。誘電体層上に、厚さ0.5μmのNi層をスパッタ法にて形成し、続いて厚さ1μmのCu層をスパッタ法にて形成した。さらに、上記Cu層上に、厚さ16.5μmのCu層を電界めっきにて形成し、誘電体層上にスパッタ法によるNi層及びCu層並びにめっきによるCu層からなる上部電極層を形成し、その後上部電極層にはフォトリソグラフィにてパターニングを行った。
上部電極層3の平面形状を図26のようにし、下部電極層1をパターニングしてその平面形状を図27のようにし、全体の断面構造を図28のようにし、寸法を表3のようにした以外は実施例1と同様にして、実施例10〜15及び比較例4の薄膜キャパシタ20を作製した。図26は図19と同様であり、薄膜キャパシタ20は、上部電極層3として、最外部にある正方形枠状のエッジ部E及びエッジ部E内にある正方形部SQを有する。ただし、実施例12及び13の薄膜キャパシタ20は、上部電極層3として、エッジ部Eを有しない。また、下部電極層1も、上部電極層3と同様に、エッジ部E及び正方形部SQを有する。各上部電極層3のパターンは、エッジ部Eと、エッジ部E内にある複数の正方形部SQを有する。エッジ部E及び正方形部SQが領域T又は領域Bであり、エッジ部E及び正方形部SQ間、及び、正方形部SQ間に領域t又は領域bが存在し、この領域t、領域bはそれぞれ領域tout、領域boutである。
図9〜図11(第三実施形態)に対応する薄膜キャパシタ20を製造した。下部電極層1として100mm×100mm×30μmの表面が研磨されたNi箔を準備した。上記Ni箔上に、誘電体層2として、厚さ800nmのBaTiO3層を、スパッタ法にて形成した。次に、誘電体層2を還元雰囲気中(酸素分圧10−16atm)にて結晶化した。誘電体層2上に、厚さ0.5μmのNi層をスパッタ法にて形成し、続いて厚さ2μmのCu層をスパッタ法にて形成し、誘電体層2上にスパッタ法によるNi層及びCu層からなる上部電極層3を形成した。図11に示すとおり、1005型(1mm×0.5mm)素子の大きさのキャパシタ要素が5000個できるように、上部電極層3及び誘電体層2のパターンニングを行った。パターンニング後の上部電極層3及び誘電体層2上に、ポリイミド樹脂にて絶縁層(パッシべーション層)8を形成し、絶縁層8に孔を開けた。次に、厚さ20nmのTi層をスパッタにて形成し、Ti層上にCuをスパッタすることで、シード層を形成した。シード層上にCuめっきを行った。図9及び図11に示すように、シード層及びめっき層のパターンニングを行い、1005型素子5000個分の引出電極9及び端子電極層10を形成した。その後、5000個分の1005型素子単体にダイシングした。以上のようにして、実施例16〜19及び比較例5〜9の薄膜キャパシタ20を作製した。
図12〜図14(第四実施形態)に対応する薄膜キャパシタを作製した。下部電極層1として100mm×100mm×30μmの表面が研磨されたNi箔を準備した。上記Ni箔上に、誘電体層2として、厚さ800nmのBaTiO3層を、スパッタ法にて形成した。次に、誘電体層2を還元雰囲気中(酸素分圧10−16atm)にて結晶化した。誘電体層2上に、厚さ0.5μmのNi層をスパッタ法にて形成し、続いて厚さ2μmのCu層をスパッタ法にて形成し、誘電体層2上にスパッタ法によるNi層及びCu層からなる上部電極層3を形成した。図14に示すとおり、1005型(1mm×0.5mm)素子の大きさのキャパシタ素子が5000個できるように、上部電極層3及び誘電体層2のパターンニングを行った。パターンニング後の上部電極層3及び誘電体層2上に、ポリイミド樹脂にて絶縁層(パッシベーション層)8を形成し、絶縁層8に1005型素子5000個分の孔を開けた。次に、厚さ20nmのTi層をスパッタにて形成し、Ti層上にCuをスパッタすることで、シード層を形成した。シード層上に、Cuめっきを行った。図12及び図14に示すように、シード層及びめっき層のパターンニングを行い、1005型素子5000個分の引出電極9及び端子電極層10を形成した。各1005型素子の一対の端子電極層10間の凹部に、熱膨張係数が50ppm/Kのポリイミド樹脂からなる追加絶縁層(ポリイミド樹脂層)11を形成した。その後、5000個分の1005型素子単体にダイシングした。以上のようにして、実施例20〜23の薄膜キャパシタ20を作製した。
Claims (9)
- 第1電極層と、
第2電極層を含む外層と、
前記第1電極層及び前記第2電極層の間にある誘電体層と、を備える薄膜キャパシタであって、
前記第1電極層は、前記第1電極層と前記誘電体層との界面及び前記第1電極層の表面間の距離が最大となる1又は複数の領域Bを有し、
前記第1電極層の表面が厚み方向の外側に露出し、
前記第1電極層が金属層であり厚みが10〜100μmであり、
前記第2電極層が金属層であり厚みが0.1〜20μmであり、
前記誘電体層がペロブスカイト構造を有する酸化物の層であり、厚みが100〜1000nmであり、
前記外層は、前記界面及び前記外層の表面間の距離が最大となる1又は複数の領域T、及び、前記界面及び前記外層の表面間の距離が最大とならない1又は複数の領域tを有し、
前記外層の表面が厚み方向の外側に露出し、
前記外層が以下の(a)〜(c)のいずれかであり、
(a)前記外層の表面は前記第2電極層の表面である。
(b)前記外層が、前記第2電極層と、前記第2電極層及び前記誘電体層を覆う樹脂絶縁層と、前記樹脂絶縁層上に設けられた金属端子電極層と、前記金属端子電極と前記第1電極層または前記第2電極層とを接続する金属引出電極と、を備え、前記外層の表面は前記金属端子電極層の表面である。
(c)前記外層が、前記第2電極層と、前記第2電極層及び前記誘電体層を覆う樹脂絶縁層と、前記樹脂絶縁層上に設けられた金属端子電極層及び追加樹脂絶縁層と、前記金属端子電極層と第1電極層または第2電極層とを接続する金属引出電極と、を備え、前記外層の表面は前記端子電極層及び前記追加樹脂絶縁層の表面である。
前記第1電極層からの前記追加樹脂絶縁層の厚みは100μm以下であり、
前記金属端子電極層の厚みは0.1〜20μmであり、
全ての前記領域Bを前記界面と平行な面に投影した投影面積をSHbとし、全ての前記領域Tを前記界面と平行な面に投影した投影面積をSHtとし、前記第1電極層、前記外層及び前記誘電体層を前記界面と平行な面に投影した投影面積をSとしたとき、前記SHb及びSが下記式(1)を満たし、前記SHt及びSが下記式(2)を満たす、薄膜キャパシタ。
60%≦(SHb/S) (1)
60%≦(SHt/S) (2) - 前記外層が前記領域Tを複数有し、
前記1又は複数の領域tのうちの前記領域T間に存在するものをそれぞれ領域toutとし、
各前記領域toutの最大幅の内の最大値をLtoutとしたとき、前記SHt及びLtoutが下記式(3)を満たす、請求項1に記載の薄膜キャパシタ。
10≦(SHt)1/2/Ltout≦2500 (3) - 前記1又は複数の領域tのうちの各前記領域T内に存在するものをそれぞれ領域tinとし、
各前記領域tinの最大径のうちの最大値をLtinとしたとき、前記SHt及びLtinが下記式(4)を満たす、請求項1又は2に記載の薄膜キャパシタ。
10≦(SHt)1/2/Ltin≦2500 (4) - 前記第1電極層は、前記界面及び前記第1電極層の表面間の距離が最大とならない1又は複数の領域bをさらに有する、請求項1〜3のいずれか一項に記載の薄膜キャパシタ。
- 前記第1電極層が前記領域Bを複数有し、
前記1又は複数の領域bのうちの前記領域B間に存在するものをそれぞれ領域boutとし、
各前記領域boutの最大幅の内の最大値をLboutとしたとき、前記SHb及びLboutが下記式(5)を満たす、請求項4に記載の薄膜キャパシタ。
10≦(SHb)1/2/Lbout≦2500 (5) - 前記1又は複数の領域bの内の各前記領域B内に存在するものをそれぞれ領域binとし、
各前記領域binの最大径のうちの最大値をLbinとしたとき、前記SHb及びLbinが下記式(6)を満たす、請求項4又は5に記載の薄膜キャパシタ。
10≦(SHb)1/2/Lbin≦2500 (6) - 前記外層はさらに別の誘電体層及び別の電極層を含む、請求項1〜6のいずれか一項に記載の薄膜キャパシタ。
- 前記1又は複数の領域Bにおける前記界面に垂直な方向に露出する面を構成する材料の熱膨張係数をαHbとし、前記1又は複数の領域Tにおける前記界面に垂直な方向に露出する面を構成する材料の熱膨張係数をαHtとし、前記誘電体層の熱膨張係数をαdとしたとき、前記αHb及びαdが下記式(7)を満たし、前記αHt及びαdが下記式(8)を満たす、請求項1〜7のいずれか一項に記載の薄膜キャパシタ。
(|αd−αHb|/αd)≦50% (7)
(|αd−αHt|/αd)≦50% (8) - 前記第1電極層が金属箔である、請求項1〜8のいずれか一項に記載の薄膜キャパシタ。
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